具有STI区的非对称场效应半导体器件制造技术

一种高压非对称半导体器件（２０），其包括浅沟槽隔离（ＳＴＩ）区（２２），该浅沟槽隔离（ＳＴＩ）区（２２）在漏极（３４）和栅极（３６）之间形成了允许高压操作的电介质，其中ＳＴＩ区包括下部拐角（２４），使下部拐角（２４）成形，例如圆形，以降低碰撞电离率。示范性地，成形的拐角终止于（１１１）晶平面。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及半导体器件结构，更具体地涉及一种具有在漏 极和栅极之间形成电介质的浅沟槽隔离(STI)区的半导体器件结构， 其中STI区的底部拐角是圆形的。
技术介绍
非对称半导体器件在单元内部包含浅沟槽隔离(STI)区，所有 的导通电流必须流过STI底部拐角下方，从而离开表面漏极。STI区 通常被形成在由大约90度的两个拐角所限定的沟槽中。遗憾的是， 因为电流必须流过沟槽下方，所以尖角会导致高电场，这将降低器件 的鲁棒性。因此，需要一种包括被最佳成形的STI区的非对称半导体 器件。
技术实现思路
通过提供一种非对称半导体器件，专利技术解决了上述问题以及其 他问题，在这种非对称半导体器件中STI区被最佳成形以通过降低碰 撞电离率来改进器件可靠性。在第一方面中，本专利技术提供了一种非对 称半导体器件，该非对称半导体器件包括浅沟槽隔离(STI)区，该 浅沟槽隔离(STI)区在漏极和栅极之间形成了电介质以允许高压操 作，其中该STI区包括被成形以降低碰撞电离率的下部拐角。在第二方面中，本专利技术提供了一种形成非对称半导体器件的方 法，该方法包括形成第一类型的深阱注入；在深阱注入之上并在漏 极位置及一部分栅极位置之下形成第一类型的第一阱注入；以及在与 漏极位置邻接的一部分栅极位置之下的第一阱注入中形成浅沟槽隔 离(STI)区，其中STI区包括被成形以降低碰撞电离率的下部拐角。在第三方面中，本专利技术提供一种包括了在两个活性区之间形成电介质的浅沟槽隔离(STI)区的非对称半导体器件，其中STI区包括被成形以改进器件性能的下部拐角。 附图说明从以下结合附图的本专利技术各个方面的详细描述中，本专利技术的这些和其他特性将更加易于理解，其中图1示出了被集成在密集的0.25pm CMOS工艺中的非对成高压 器件的截面布局，该器件具有包含传统STI沟槽底部拐角的浅沟槽隔 离(STI)区。图2示出了作为图l器件的漏极偏压函数的碰撞电离的仿真。 图3示出了包括根据本专利技术的圆形STI沟槽拐角的非对称高压器件的截面布局。图4示出了根据本专利技术的具有圆形拐角的STI区的TEM。图5示出了针对标准的和沟槽拐角为圆形的非对称器件结构的体电流仿真。图6示出了所测量的具有面的底部沟槽拐角的器件的电流退化。 具体实施例方式本专利技术提供了一种针对在非对称高压器件中使用的浅沟槽隔离 (STI)区的最佳形状。图1示出了集成在密集的0.25pm CMOS中的 非对称高压20V器件结构IO的截面图，其中在器件单元内部，(未 最佳成形的)STI 12被放置在源极16和漏极18之间以形成电介质 从而允许高压操作。在导通状态下，所有电流必须从STI 12下的沟 道区扩散，以离开表面漏极18。底部STI沟槽拐角14处的高电场加 上沟道电流的存在将产生高值的E*J，因此将产生高的碰撞电离率。从表面看，通常以环状形式(未示出)来制造器件结构10，从 而STI 12形成环绕漏极18的环，源极16形成环绕STI 12的环。因 此，第一活性区(例如，漏极18)包含了在所有方向上均被非活性 区(即，STI 12)包围的中心指状物或中心条带，而非活性区在所有 方向上均被第二活性区(例如，源极16)包围。图2示出了针对标准的STI模块流(例如，针对图1中的器件 的横截面)的仿真电场、电流和碰撞电离，在该标准的STI模块流程 中，底部沟槽拐角与表面平面的夹角为88度。作为导通状态下漏极 电压的函数的仿真结果清楚地显示了在底部凹槽角14处的碰撞电离 问题。来自这种倍增的热载流子将导致整个器件的寿命过程中的阈值 电压、线性电流和饱和电流的导通状态参数的退化。如下所述，本发 明提供一种最佳形状的STI区，以便提高可靠性。图3示出了类似于图1所示的非对称20V器件结构20的横截面， 其中使STI 22最佳成形，以通过降低碰撞电离率来改进器件可靠性。 可以看出，底部拐角24和26被变圆，从而消除了尖角。在这个 说明性的实施例中，拐角24和26终止于(111)晶平面，这降低了 以前由尖的底部STI拐角14 (图1)引起的电场强化。拐角24、 26 的这种成形在欧姆偏压区使体电流或碰撞电离电流有8-10倍的减 小，从而使热载流子可靠性有至少4倍的改善。本专利技术的思想是底部 沟槽角几何图形几乎完全地决定了器件结构20对热载流子注入的鲁 棒性，这是因为横向非对称器件的特性是所有的源极电流必须直接流 过沟槽底部拐角24的下方，以离开器件20的表面漏极34。实验结 果显示了终止于晶平面的底部拐角沟槽能在器件的整个寿命过程中 获得通常质量标准的电流退化。图3所示的说明性器件20提供了延伸的漏极n沟道器件 (E薩MOS)，其是采用器件结构的单元内的STI 22形成的。器件20 包括DNWell (深n阱注入)层25、源极32下方的HPW (高压p阱注 入)层28，以及漏极34和一部分栅极36下方的HNW(高压n阱注入) 层30。在这种情况下，STI 22位于H丽层30内部，并且在漏极34 和源极32之间形成厚的电介质区，该电介质区使器件20能承受的电 压高于设计基线CMOS工艺流程所针对的电压。可仅仅通过倒转阱来实现延伸的漏极p沟道器件，即采用低压 PMOS工艺模块来形成延伸的漏极PMOS (EDPMOS)。通过在单元中的漏极34和源极32之间添加STI 22，在0. 25pm CMOS工艺流程中制造高压(>10V)非对称器件(诸如图3所示的器件)。多晶硅栅极区38在STI22上延伸，从而使厚的STI电介质能 承受漏极-栅极电压。这打破了栅极氧化物厚度取决于应用电压的标 准定标原则。STI的第一底部拐角24终止于(111)面，从而降低了 之前由于尖的底部STI拐角而将产生的电场增强。也可以采用相同/ 类似的面来终止第二底部拐角26。注意，对于本公开，术语圆形 的和变圆指的是任何消除了 STI中通常存在的尖的( 90度) 拐角的成形。虽然已知在CMOS工艺流程中使用顶部沟槽拐角圆滑来改进栅极 氧化物的完整性，但是之前没有利用向横向非对称高压器件提供被最 佳成形的底部沟槽拐角。图4示出了非对称功率器件的最佳的沟槽几何形状的TEM(透射 电子显微镜)。底部沟槽40终止于(111)平面，从而产生圆形 的底部拐角40。这减轻了底部拐角40处的任何给定漏极偏压下的电 场，从而通过降低碰撞电离率改善了器件可靠性。热氧化可稍微地改 变这个面的晶体结构。沟槽电介质中的水平线42表示(111)平面的 方向。执行一系列导通状态仿真来确定底部STI拐角变圆对碰撞电离 电流的影响。对MOS半导体器件中倍增效应的良好度量是作为被施加 的偏压的函数的体电流的测量值。图5中示出了作为偏压函数的体电 流的仿真，其中正方形的线仿真了标准的沟槽，圆形的线仿真了具有 圆形设计的沟槽拐角。Y轴表示单位为A即s/nm的Iii的对数，x轴 表示ED画OS C50电源管理单元的漏极电压。在每种情况下，均观察 到导通欧姆区中的体电流降低了 8倍。通过采用了公知的体电流与总 导通状态电流的经验关系，这将使热载流子应力下的有效器件寿命有 3倍的改善。在具有图3布局的延伸漏极腿0S器件(采用图4的沟槽几何形 状)上执行标准的热载流子注入寿命试验。不仅在线性电流区而且在 饱本文档来自技高网...

【技术保护点】
一种非对称半导体器件（２０），其包括浅沟槽隔离（ＳＴＩ）区（２２），该浅沟槽隔离（ＳＴＩ）区（２２）在漏极（３４）和栅极（３６）之间形成了电介质以允许高压操作，其中所述ＳＴＩ区包括被成形以降低碰撞电离率的下部拐角（２４）。

【技术特征摘要】
【国外来华专利技术】US 2005-12-19 60/751,5311.一种非对称半导体器件(20)，其包括浅沟槽隔离(STI)区(22)，该浅沟槽隔离(STI)区(22)在漏极(34)和栅极(36)之间形成了电介质以允许高压操作，其中所述STI区包括被成形以降低碰撞电离率的下部拐角(24)。2. 根据权利要求1所述的器件，其中所述下部拐角(24)是圆 形的。3. 根据权利要求1或2所述的器件，其中所述下部拐角包括晶面。4. 根据权利要求l、 2或3所述的器件，其还包括衬底(25)，该衬底(25)包括了在外延层上形成图案的第一类型的深阱注入；环绕所述STI区的第一类型的第一阱注入(30);以及 位于源极(32)之下的第二类型的第二阱注入(28)。5. 根据权利要求4所述的器件，其还包括位于所述STI区之上 并且朝向源极延伸的多晶硅壁(38)。6. 根据前述权利要求中的任一权利要求所述的器件，其中所述 STI区的第二下部拐角(26)是圆形的。7. —种形成非对称半导体器件(20)的方法，其包括 形成第一类型的深阱注入(25);在所述深阱注入之上并在漏极位置(34)及一部分栅极位置(36) 之下形成第一类型的第一阱注入(30);在与漏极位置邻接的一部分栅极位置之下的第一阱注入中形成 浅沟槽隔离(STI)区(22)，其中所述STI区包括被成形以降低碰 撞电离率的下部拐角(24)。8. 根据权利要...

【专利技术属性】
技术研发人员：西奥多詹姆斯莱塔维克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]