存储访问电路、集成芯片及电子设备制造技术

本申请涉及电子电路技术领域，公开了存储访问电路、集成芯片、电子设备。该存储访问电路包括网络单元、多路复用器和存储控制模块。其中，每一路由节点连接至少一个多路复用器，每一多路复用器连接至少两个存储控制模块，以对至少两个存储控制模块进行多路复用，进而对存储控制模块连接的存储单元进行存储访问。通过上述方式，能够实现对大容量存储单元的高带宽存储访问。存储访问。存储访问。

【技术实现步骤摘要】
存储访问电路、集成芯片及电子设备


[0001]本申请涉及电子电路
，特别是涉及存储访问电路、集成芯片及电子设备。

技术介绍

[0002]随着应用计算规模的快速增长，存储访问的带宽和能耗开销成为限制规模性计算电路发展的重要因素。

技术实现思路

[0003]本申请主要解决的技术问题是提供存储访问电路、集成芯片及电子设备，能够实现对大容量存储单元的高带宽存储访问。
[0004]为了解决上述问题，本申请采用的一种技术方案是提供一种存储访问电路，该存储访问电路包括：网络单元，网络单元包括至少一个路由节点；多路复用器；存储控制模块，用于连接存储单元；其中，每一路由节点连接至少一个多路复用器，每一多路复用器连接至少两个存储控制模块，以对至少两个存储控制模块进行多路复用，进而对存储控制模块连接的存储单元进行存储访问。
[0005]其中，每个路由节点连接至多4个其他路由节点。
[0006]其中，至少两个路由节点按照M行*N列的形式阵列分布，每一路由节点与行方向或列方向相邻的其他路由节点连接，其中，M和N为正整数。
[0007]其中，M为3，N为3；每一路由节点连接2个多路复用器，每一多路复用器连接8个存储控制模块。
[0008]其中，M为4，N为4；每一路由节点连接4个多路复用器，每一多路复用器连接16个存储控制模块。
[0009]其中，存储控制模块包括：第一接口单元，连接多路复用器；读控制单元，连接第一接口单元，用于控制读取存储单元中的数据；写控制单元，连接第一接口单元，用于控制写入数据至存储单元；第二接口单元，连接读控制单元、写控制单元和存储单元。
[0010]其中，存储控制模块还包括刷新单元，连接第二接口单元，刷新单元用于对存储单元进行刷新。
[0011]其中，存储控制模块的数据位宽为128bit，频率为400MHz。
[0012]其中，该存储访问电路还包括：运算引擎，每一路由节点连接至少一个运算引擎。
[0013]为了解决上述问题，本申请采用的另一种技术方案是提供一种集成芯片，该集成芯片包括：逻辑模块，逻辑模块上集成有如上述技术方案提供的存储访问电路；存储阵列模块，逻辑模块与存储阵列模块连接。
[0014]其中，存储阵列模块为动态随机存储阵列模块。
[0015]为了解决上述问题，本申请采用的另一种技术方案是提供一种电子设备，该电子设备包括集成芯片，所述集成芯片包括：逻辑模块，所述逻辑模块上集成有如上述技术方案提供的存储访问电路；存储阵列模块，所述逻辑模块与所述存储阵列模块连接。
[0016]本申请的有益效果是：区别于现有技术的情况，本申请提供的存储访问电路、集成芯片及电子设备。该存储访问电路利用每一路由节点连接至少一个多路复用器，每一多路复用器连接至少两个存储控制模块的方式，能够对至少两个存储控制模块进行多路复用，进而对存储控制模块连接的存储单元进行存储访问，在存储访问时，每一多路复用器连接的至少两个存储控制模块能够提供更高的带宽，以此能够实现对大容量存储单元的高带宽存储访问。
附图说明
[0017]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
[0018]图1是本申请提供的存储访问电路一实施例的结构示意图；
[0019]图2是本申请提供的存储访问电路另一实施例的结构示意图；
[0020]图3是本申请提供的多个路由节点一实施例的结构示意图；
[0021]图4是本申请提供的存储访问电路另一实施例的结构示意图；
[0022]图5是本申请提供的存储控制模块一实施例的结构示意图；
[0023]图6是本申请提供的存储控制模块另一实施例的结构示意图；
[0024]图7是本申请提供的集成芯片一实施例的结构示意图；
[0025]图8是本申请提供的电子设备一实施例的结构示意图；
[0026]图9是本申请提供的存储访问方法一实施例的流程示意图；
[0027]图10是本申请提供的存储访问方法另一实施例的流程示意图。
具体实施方式
[0028]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0029]本申请中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0030]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
[0031]参阅图1，图1是本申请提供的存储访问电路一实施例的结构示意图。该存储访问
电路100包括网络单元10、多路复用器30和存储控制模块40。
[0032]其中，每一路由节点连接至少一个多路复用器30，每一多路复用器30连接至少两个存储控制模块40，以对至少两个存储控制模块40进行多路复用，进而对存储控制模块40连接的存储单元进行存储访问。
[0033]其中，网络单元10包括至少一个路由节点。
[0034]在一些实施例中，网络单元10可以是片上网络。如二维网格片上网络。片上网络(Network on chip，NoC)是片上系统(System on chip，SoC)的一种新的通信方法。它是多核技术的主要组成部分。NoC方法带来了一种全新的片上通信方法，显著优于传统总线式系统(bus)的性能。基于NoC的系统能更好地适应在未来复杂多核SoC设计中使用的全局异步局部同步的时钟机制。
[0035]多路复用器30能接收多个输入信号，按每个输入信号可恢复方式合成单个输出信号以及根据信号，选择从相应的通道进行数据读取或者写入。
[0036]存储控制模块40用于连接存储单元，以控制存储单元，如从存储单元中读取数据或者向存储单元中写入数据。
[0037]在一些实施例中，可以根据实际需要对路由节点、多路复用器30和存储控制模块40的数量进行设置。进一步，每一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储访问电路，其特征在于，所述存储访问电路包括：网络单元，所述网络单元包括至少一个路由节点；多路复用器；存储控制模块，用于连接存储单元；其中，每一所述路由节点连接至少一个所述多路复用器，每一所述多路复用器连接至少两个所述存储控制模块，以对至少两个所述存储控制模块进行多路复用，进而对所述存储控制模块连接的所述存储单元进行存储访问。2.根据权利要求1所述的存储访问电路，其特征在于，每个所述路由节点连接至多4个其他路由节点。3.根据权利要求2所述的存储访问电路，其特征在于，至少两个所述路由节点按照M行*N列的形式阵列分布，每一所述路由节点与行方向或列方向相邻的其他路由节点连接，其中，M和N为正整数。4.根据权利要求3所述的存储访问电路，其特征在于，M为3，N为3；每一所述路由节点连接2个所述多路复用器，每一所述多路复用器连接8个所述存储控制模块。5.根据权利要求3所述的存储访问电路，其特征在于，M为4，N为4；每一所述路由节点连接4个所述多路复用器，每一所述多路复用器连接16个所述存储控制模块。6.根据权利要求1所述的存储访问电路，其特征在于，所述存储控制模块包括：第一接口单元，连接所述多路复用器；读控制单元，连接所述第一接口单元，用于控制读取所述存储单元中的数据；写控制...

【专利技术属性】
技术研发人员：刘琦，左丰国，江喜平，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：新型
国别省市：