本发明专利技术的主题是“可缩放且可互操作的无PHY的管芯到管芯IO解决方案”。本文中公开的实施例包括具有管芯之间的互连的多管芯封装。在实施例中，电子封装包括封装衬底和封装衬底上方的第一管芯。在实施例中，第一管芯包括第一IO凸块图，其中第一IO凸块图的凸块具有第一间距。在实施例中，电子封装进一步包括封装衬底上方的第二管芯。在实施例中，第二管芯包括第二IO凸块图，其中第二IO凸块图的凸块具有不同于第一间距的第二间距。在实施例中，电子封装进一步包括第一IO凸块图和第二IO凸块图之间的互连。的互连。的互连。
【技术实现步骤摘要】
可缩放且可互操作的无PHY的管芯到管芯IO解决方案
[0001]本公开的实施例涉及半导体器件，并且更特别地涉及具有无PHY的管芯到管芯IO互连的电子封装。
技术介绍
[0002]为了在高级处理节点处提供增强的功能性、改进的性能和提高的产量，将管芯分解成多个小芯片在半导体制造行业中已经是增长的趋势。管芯分解要求各个小芯片能够通过输入/输出（IO）凸块彼此通信。取决于所需的互连密度和凸块间距，可以利用不同的体系结构来实现通道。例如，C4凸块可以利用标准封装衬底中的通道。在更高级的技术节点处，可以使用微凸块连同在嵌入式桥接管芯中实现的通道。
[0003]当前，利用物理层（PHY）来设计IO。这个过程导致需要为每个IO字段定制设计硬IP（HIP）。照这样，存在有与不同小芯片的设计相关联的显著的电路设计工作和硅风险。基于PHY的设计中对于定制HIP的需要也限制了容易缩放以支持不同封装技术所需要的便携性。另外，在具有不同凸块间距的基于PHY的设计之间缺乏互操作性。
附图说明
[0004]图1A是具有在PHY层中实现的IO的管芯的一部分的平面图说明。
[0005]图1B是根据实施例的具有在无PHY的层中实现的IO的管芯的一部分的平面图说明。
[0006]图2A是根据实施例的具有第一凸块间距的发射器区域和接收器区域的IO凸块图的平面图说明。
[0007]图2B是根据实施例的具有第二凸块间距的发射器区域和接收器区域的IO凸块图的平面图说明。
[0008]图2C是根据实施例的具有第三凸块间距的发射器区域和接收器区域的IO凸块图的平面图说明。
[0009]图3A是根据实施例的电子封装的横截面说明，所述电子封装具有跨电子封装中的桥通信耦合的管芯。
[0010]图3B是根据实施例的描绘跨具有相同凸块间距的IO凸块图之间的桥的通道的示意性平面图说明。
[0011]图3C是根据实施例的描绘跨具有不同间距的IO凸块图之间的桥的通道的示意性平面图说明。
[0012]图3D是根据实施例的具有跨封装衬底通信耦合的管芯的电子封装的横截面说明。
[0013]图3E是根据实施例的描绘跨具有不同间距的IO凸块图之间的封装衬底的通道的示意性平面图说明。
[0014]图4A是根据实施例的一对凸块图的平面图和提供凸块图之间的通道的桥的横截面说明。
[0015]图4B是根据实施例的一对凸块图的平面图和提供凸块图之间的通道的封装衬底的横截面说明。
[0016]图4C是根据实施例的图4B中的封装衬底的层内的布线的平面图说明，其中选择的电源和接地焊盘被减少了数量。
[0017]图5A是根据实施例的说明当使用无PHY的体系结构时存在于标准封装通道中的串扰的眼图。
[0018]图5B是根据实施例的说明当在通道和接收器电路之间提供引导路线时提供的串扰减小的眼图。
[0019]图5C是根据实施例的凸块图的平面图说明，其中发射器电路位于发射器凸块下方，并且其中接收器电路通过引导路线被连接到接收器凸块。
[0020]图6是根据实施例构建的计算设备的示意图。
具体实施方式
[0021]本文中描述了根据各种实施例的具有无PHY的管芯到管芯IO互连的电子封装。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实现的各个方面，以向本领域其他技术人员传达他们工作的实质。然而，对于本领域技术人员来说将会显而易见的是可以仅仅利用所描述的方面中的一些方面来实施本专利技术。为了解释的目的，阐明了具体的数字、材料和配置，以便提供对说明性实现的透彻理解。然而，对于本领域技术人员来说将会显而易见的是可以在没有具体细节的情况下实施本专利技术。在其他实例中，省略或简化了公知的特征，以便不会混淆说明性实现。
[0022]依次将会以最有助于理解本专利技术的方式把各种操作描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必然是顺序相关的。特别地，不需要以呈现的顺序来执行这些操作。
[0023]如上所述，管芯分解产生了在小芯片之间提供IO通道的挑战。当前，使用专用硬IP（HIP） PHY来实现小芯片之间的IO。HIP PHY需要传统级别的定制和手工设计。这增加了设计新的小芯片的成本，尤其是当缩放到更高级的处理节点时。另外，当前PHY层彼此不能互操作。也就是，具有带第一间距的IO凸块图的小芯片不容易被耦合到具有带第二间距的IO凸块图的小芯片。
[0024]图1A中示出了基于PHY的IO凸块区域的示例。图1A是管芯100的IO区域180和逻辑区域185的宏观视图。图1A中示出的视图是在去除了凸块之后。如图所示，IO区域180包括块181/182的规则的重复图案。规则的重复图案表现出凸块区域是手工设计的。相反，逻辑区域185被看作是单片结构，所述单片结构表现出借助于自动放置和布线工具来设计逻辑和布线。
[0025]因此，本文中公开的实施例包括使用无PHY的IO凸块图和电路/平面布置。在实施例中，通过在具有各种凸块间距的IO凸块图之间保持沿管芯边缘的IO凸块图的宽度（即海岸线宽度（shoreline width））相同来提供互操作性。在保持相同海岸线宽度的同时，给定IO凸块图的进入管芯的深度可以是可变的。以这种方式，可以为具有不同凸块间距的IO凸块图提供一致数量的信号传输凸块。
[0026]另外，无PHY的设计消除了对于每个器件的定制HIP的需要。例如，小芯片的IO电路
可以主要由来自标准库的数字单元组成。可以利用数字设计流程来容易地流片成功这些单元，以便最小化电路设计工作和硅风险。
[0027]图1B中示出了无PHY的IO凸块区域187的示例。图1B是管芯100的IO区域187和逻辑区域185的宏观视图。图1B中示出的视图是在去除了凸块之后。如图所示，在IO区域187中没有可辨别的重复图案。这表现出利用自动放置和布线工具来设计IO区域187。
[0028]现在参考图2A，根据实施例示出了IO凸块图250的平面图说明。在说明的实施例中，提供了发射器区域T
X
和接收器区域R
X
。沿着管芯边缘220定位发射器区域T
X
并且将接收器区域R
X
堆叠在发射器区域T
X
之后（即图2A中的下方）。在实施例中，IO凸块图250可以包括信号传输凸块253、电源凸块254和接地凸块255。可以以六边形图案来布置凸块253、254、255。然而，也可以在不同实施例中使用其他凸块布局图案。
[0029]在实施例中，凸块253、254、255可以具有间距P1。在垂直于管芯边缘220的方向上测量间距P1。凸块253、254、255还可具有在平行于管芯边缘220的方向上测量的间距P2。在一些实施例中，间距P1和间距P2可以是不同的。在其他实施例中，间距P1和间距P2可以基本上彼此类似。在实施例中，间距P1可以是55μm并且间距P2可以是98μm。...
【技术保护点】
【技术特征摘要】
1.一种电子封装，所述电子封装包括：封装衬底；所述封装衬底上方的第一管芯，其中所述第一管芯包括第一IO凸块图，其中所述第一IO凸块图的凸块具有第一间距；所述封装衬底上方的第二管芯，其中所述第二管芯包括第二IO凸块图，其中所述第二IO凸块图的凸块具有不同于所述第一间距的第二间距；以及所述第一IO凸块图和所述第二IO凸块图之间的互连。2.根据权利要求1所述的电子封装，其中所述第一凸块图具有沿着所述第一管芯的边缘的第一宽度，并且其中所述第二凸块图具有沿着所述第二管芯的边缘的第二宽度，其中所述第一宽度匹配所述第二宽度。3.根据权利要求1或2所述的电子封装，其中所述第一凸块图具有进入所述第一管芯中的第一深度，并且其中所述第二凸块图具有进入所述第二管芯中的第二深度，其中所述第一深度不同于所述第二深度。4.根据权利要求1或2所述的电子封装，其中所述互连在所述封装衬底内。5.根据权利要求1或2所述的电子封装，进一步包括：桥，其中所述互连在所述桥上。6.根据权利要求1或2所述的电子封装，其中所述第一间距是大约55μm或者更大，并且其中所述第二间距是大约55μm或者更小。7.根据权利要求1或2所述的电子封装，其中所述第二间距是大约45μm、大约36μm或大约25μm。8.根据权利要求1或2所述的电子封装，其中所述第一凸块图具有第一数量的信号凸块，并且其中所述第二凸块图具有第二数量的信号凸块，其中信号凸块的所述第一数量等于信号凸块的所述第二数量。9.根据权利要求8所述的电子封装，其中信号凸块的所述第一数量是六十。10.根据权利要求1或2所述的电子封装，其中所述第一凸块图包括：第一发射器区域；以及第一接收器区域，其中所述第一发射器区域沿着所述第一管芯的边缘；以及其中所述第二凸块图包括：第二发射器区域；以及第二接收器区域，其中所述第二发射器区域沿着所述第二管芯的边缘。11.一种电子封装，所述电子封装包括：封装衬底，所述封装衬底具有嵌入在所述封装衬底中的多个金属层，其中第一金属层、第三金属层和第五金属层是电源层和/或接地层，并且其中第二金属层和第四金属层是信号传输层；所述封装衬底上方的第一管芯，其中所述第一管芯包括：具有第一发射器区域和第一接收器区域的第一凸块图；所述封装衬底上方的第二管芯，其中所述第二管芯包括：具有第二发射器区域和第二接收器区域的第二凸块图；以及
其中所述第一发射器区域通过所述第二金属层中的通道被电耦合到所述第二接收器区域，并且其中所述第二发射器区域通过所述第四金属层中的通道被电耦合到所述第一接收器区域。12.根据权利要求11所述的电子封装，其中一组电源焊盘和一组接地焊盘从所述第二金属层被减少了数量。13.根据权利要求12所述的电子封装，其中被减少了数量的一组电源焊盘和被减少了...
【专利技术属性】
技术研发人员：钱治国，G，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：
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