一种SICDMOS器件结构制造技术

本发明专利技术公开了一种SIC DMOS器件结构，通过在常规trench SIC DMOS基础上增加deep trench，并在deep trench底部做P+注入，然后淀积oxide，回刻oxide，同时注意底部保留较厚的oxide，最后热氧生长gate oxide以及填充poly，淀积ILD及source metal而形成SIC DMOS器件；trench底部的厚oxide以及底部注入的P+都能对trench形成保护，在反向耐压的高场强下，deep trench底部的P+形成耗尽层扩展连接在一起，对中间shallow trench形成电场保护，降低其峰值电场强度，提升器件整体BV稳定性。提升器件整体BV稳定性。提升器件整体BV稳定性。

【技术实现步骤摘要】
一种SIC DMOS器件结构


[0001]本专利技术涉及功率器件设计方法，属于MOSFET
，涉及一种SIC DMOS器件结构，特别涉及一种能提升SIC DMOS器件BV稳定性以及RSP的设计方法。

技术介绍

[0002]目前，SIC DMOS已经越来越广泛的开始替代常规的Si VDMOS以及Si IGBT，但是SIC DMOS在带来优异性能的同时也有其固有缺点，其一重点便是由于其宽禁带特性带来的高击穿场强(约为Si器件的10倍)这导致栅氧化层易受损或被击穿，造成器件失效或稳定性不佳。

技术实现思路

[0003]鉴于上文所述，本专利技术针对现有的SIC DMOS由于其宽禁带特性带来的高击穿场强导致栅氧化层易受损或被击穿，造成器件失效或稳定性不佳的缺陷，提供一种SIC DMOS器件结构，通过在常规trench SIC DMOS基础上增加deep trench，并在deep trench底部做P+注入，然后淀积oxide，回刻oxide，同时注意底部保留较厚的oxide，最后热氧生长gate oxide以及填充poly，淀积ILD及source metal而形成一种SIC DMOS器件结构；trench底部的厚oxide以及底部注入的P+都可以对trench形成很好的保护，在反向耐压的高场强下，deep trench底部的P+形成耗尽层扩展连接再一起，对中间的shallow trench也形成电场保护，降低其峰值电场强度，提升器件整体的BV稳定性。
[0004]基于此，本专利技术所要解决的技术问题在于针对上述现有技术中的不足，提供一种SIC DMOS器件结构，其包括N+衬底，N
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epi区，第一P阱，第一栅极，P
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well区，氧化层，金属化源极，第二栅极，Thick oxide层，浅槽层，深槽层；
[0005]所述N
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epi区位于N+衬底的正面；所述N
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epi区顶层的左右两侧分别设有沿器件顶部向底部方向延伸设置的深槽层；所述深槽层的底部设有第一P阱；所述第一P阱的顶面设有Thick oxide层；所述Thick oxide层的顶面设有第一栅极；
[0006]所述N
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epi区顶层的中间部位设有沿器件顶部向底部方向延伸设置的浅槽层，所述浅槽层的底部设有Thick oxide层；所述Thick oxide层的顶面设有第二栅极；
[0007]所述深槽层和所述浅槽层之间设有P
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well区，所述P
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well区顶层具有沿器件垂直方向设置的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内部均设置有N+源区，第二P阱设置在两个N+源区之间，所述N+源区的部分上表面通过氧化层与金属化源极隔离，所述第一栅极和所述第二栅极的上表面均通过氧化层与金属化源极隔离，所述金属化源极位于器件表面，且所述金属化源极分别与所述第二P阱的上表面和所述N+源区的部分上表面接触；
[0008]优选地，还包括漏极，漏极与所述N+衬底相连；
[0009]优选地，还包括栅氧化层，P
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well区通过栅氧化层与第一栅极隔离，P
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well区通过栅氧化层与第二栅极隔离；
[0010]优选地，所述第二P阱结深均小于所述N+源区下表面的深度；
[0011]优选地，所述浅槽层的尺寸为1.2μm～1.5μm；
[0012]优选地，所述深槽层的尺寸为1.8μm～2.5μm；
[0013]优选地，所述Thick oxide层的尺寸为1000A～2000A；
[0014]与现有技术相比，本专利技术的积极效果是：本专利技术中通过在常规trench SIC DMOS基础上增加deep trench，并在deep trench底部做P+注入，然后淀积oxide，回刻oxide(注意底部保留较厚的oxide)，最后热氧生长gate oxide以及填充poly，淀积ILD及source metal；trench底部的厚oxide以及底部注入的P+都可以对trench形成很好的保护，在反向耐压的高场强下，deep trench底部的P+形成耗尽层扩展连接再一起，对中间的shallow trench也形成电场保护，降低其峰值电场强度，提升器件整体的BV稳定性；另外deep trench的trench深度较深，在正向导通的时候，由于trench上施加正压，这样deep trench相比于shallow trench，两侧会形成更多的积累电子，从而降低器件的RSP。
附图说明
[0015]图1为本专利技术中的SIC DMOS器件的工艺步骤1的示意图；
[0016]图2为本专利技术中的SIC DMOS器件的工艺步骤2的示意图；
[0017]图3为本专利技术中的SIC DMOS器件的工艺步骤3的示意图；
[0018]图中，1为N+衬底，2为N
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epi区，3为第一P阱，4为第一栅极，5为P
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well区，6为氧化层，7为金属化源极，8为第二栅极，9为Thick oxide层，10为栅氧化层，11为浅槽层，12为深槽层。
具体实施方式
[0019]下面结合图1
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3与具体实施方式对本专利技术做进一步的说明。
[0020]针对上述现有技术中的不足，本专利技术提供一种SIC DMOS器件结构，具体参见附图1
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3，其中，所述的SIC DMOS器件结构包括N+衬底1，N
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epi区2，第一P阱3，第一栅极4，P
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well区5，氧化层6，金属化源极7，第二栅极8，Thick oxide层9，浅槽层11，深槽层12；
[0021]所述N
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epi区2位于N+衬底1的正面；所述N
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epi区2顶层的左右两侧分别设有沿器件顶部向底部方向延伸设置的深槽层12；所述深槽层12的底部设有第一P阱3；所述第一P阱3的顶面设有Thick oxide层9；所述Thick oxide层9的顶面设有第一栅极4；
[0022]所述N
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epi区2顶层的中间部位设有沿器件顶部向底部方向延伸设置的浅槽层11，所述浅槽层11的底部设有Thick oxide层9；所述Thick oxide层9的顶面设有第二栅极8；
[0023]所述深槽层12和所述浅槽层11之间设有P
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well区5，所述P
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well区5顶层具有沿器件垂直方向设置的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内部均设置有N+源区，第二P阱设置在两个N+源区之间，所述N+源区的部分上表面通过氧化层6与金属化源极7隔离，所述第一栅极4和所述第二栅极8的上表面均通过氧化层6与金属化源极7隔离，所述金属化源极7位于器件表面，且所述金属化源极7分别与所述第二P阱的上表面和所述N+源区的部分上表面接触；还包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SIC DMOS器件结构，其特征在于，其包括N+衬底(1)，N
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epi区(2)，第一P阱(3)，第一栅极(4)，P
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well区(5)，氧化层(6)，金属化源极(7)，第二栅极(8)，Thick oxide层(9)，浅槽层(11)，深槽层(12)；所述N
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epi区(2)位于N+衬底(1)的正面；所述N
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epi区(2)顶层的左右两侧分别设有沿器件顶部向底部方向延伸设置的深槽层(12)；所述深槽层(12)的底部设有第一P阱(3)；所述第一P阱(3)的顶面设有Thick oxide层(9)；所述Thick oxide层(9)的顶面设有第一栅极(4)；所述N
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epi区(2)顶层的中间部位设有沿器件顶部向底部方向延伸设置的浅槽层(11)，所述浅槽层(11)的底部设有Thick oxide层(9)；所述Thick oxide层(9)的顶面设有第二栅极(8)；所述深槽层(12)和所述浅槽层(11)之间设有P
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well区(5)，所述P
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well区(5)顶层具有沿器件垂直方向设置的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽内部均设置有N+源区，第二P阱设置在两个N+源区之间，所述N+源区的...

【专利技术属性】
技术研发人员：张艳旺，钱振华，
申请(专利权)人：无锡橙芯微电子科技有限公司，
类型：发明
国别省市：