【技术实现步骤摘要】
三维半导体装置及其制造方法
[0001]本专利技术涉及一种集成电路及其制造方法，尤其涉及一种三维半导体装置及其制造方法。
技术介绍
[0002]近年来电阻式存储器(诸如可变电阻式随机存取存储器(RRAM))的发展极为快速，是目前最受瞩目的未来存储器的结构。由于电阻式存储器具备低功耗、高速运作、高密度以及兼容于互补式金属氧化物半导体(CMOS)工艺技术的潜在优势，因此非常适合作为下一世代的非易失性存储器装置。
[0003]随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。如何能有效地利用芯片面积，提升良率是目前非常重要的课题。一晶体管搭配多个存储单元(1TnR)结构的RRAM虽然可以有效利用面积，但潜行路径(sneak path)的问题一直是亟待解决的问题。
技术实现思路
[0004]本专利技术是针对一种三维半导体装置及其制造方法，其具有堆叠的多层半导体装置层，可以有效利用晶圆面积并且可以解决潜行路径的问题。
[0005]根据本专利技术的实施例提出一种三维半导体装置，其包括多...
【技术保护点】
【技术特征摘要】
1.一种三维半导体装置，包括多层半导体装置层，位于衬底上，其特征在于，每一半导体装置层包括：第一晶体管，包括：第一堆叠结构，位于所述衬底上，所述第一堆叠结构包括第一绝缘层与第一栅极导体层；第一栅介电层，环绕所述第一堆叠结构的侧壁第一半导体层，环绕所述第一栅介电层的侧壁；第一沟道层，位于所述第一半导体层中；以及第一源极区与第一漏极区位于所述第一沟道层两侧的所述第一半导体层中；以及第一可变电阻式随机存取存储器单元，在所述第一晶体管的所述第一半导体层的第一侧壁上且与所述第一漏极区连接。2.根据权利要求1所述的三维半导体装置，其中所述每一半导体装置层还包括：第二晶体管，包括：所述第一堆叠结构；第二沟道层，位于所述第一半导体层中，与所述第一沟道层相对设置，其中，所述第一堆叠结构夹在所述第一沟道层与所述第二沟道层之间；以及第二源极区与第二漏极区位于所述第二沟道层两侧的所述第一半导体层中；以及第二可变电阻式随机存取存储器单元，位于所述第一半导体层的第二侧壁上且与所述第二漏极区连接。3.根据权利要求2所述的三维半导体装置，其中所述第一可变电阻式随机存取存储器单元的第一电极与所述第一漏极区的侧壁接触；所述第二可变电阻式随机存取存储器单元的第一电极与所述第二漏极区的侧壁接触。4.根据权利要求2所述的三维半导体装置，其中所述每一半导体装置层还包括：第三晶体管与第四晶体管，包括：第二堆叠结构，位于所述衬底上，与所述第一堆叠结构相邻；第二栅介电层，环绕所述第二堆叠结构的侧壁第二半导体层，环绕所述第二栅介电层的侧壁；第三沟道层与第四沟道层，位于所述第二半导体层中；第三源极区与第三漏极区，位于所述第三沟道层两侧的所述第二半导体层中；第四源极区与第四漏极区，位于所述第四沟道层两侧的所述第二半导体层中；第三可变电阻式随机存取存储器单元，位于所述第二半导体层的第一侧壁；以及第四可变电阻式随机存取存储器单元，位于所述第二半导体层的第二侧壁。5.根据权利要求4所述的三维半导体装置，其中所述每一半导体装置层还包括：字线，电性连接所述第一堆叠结构的所述第一栅极导体层以及所述第二堆叠结构的第二栅极导体层。6.根据权利要求4所述的三维半导体装置，其中所述每一半导体装置层还包括位线，位于所述第一半导体层与所述第二半导体层之间，且电性连接所述第一、所述第二、所述第三以及所述第四可变电阻式随机存取存储器单元的多个第二电极。7.根据权利要求4所述的三维半导体装置，其中所述每一半导体装置层还包括：
第一源极线，其电性连接位于所述第一半导体层中的所述第一源极区与所述第二源极区；以及第二源极线，其电性连接位于所述第二半导体层中的所述第三源极区与所述第四源极区。8.一种三维半导体装置的制造方法，包括形成多层半导体装置层于衬底上，其特征在于...
【专利技术属性】
技术研发人员：白昌宗，许琼霖，陈侑廷，林铭哲，刘奇青，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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