存储器器件、存储器集成电路及其制造方法技术

提供一种存储器器件、一种存储器集成电路及一种存储器器件的制造方法。存储器器件包括复合底部电极、顶部电极及设置在复合底部电极与顶部电极之间的电阻可变层。复合底部电极包括第一底部电极及设置在第一底部电极之上的第二底部电极。第二底部电极的侧壁在侧向上相对于第一底部电极层的侧壁及电阻可变层的侧壁凹陷。壁凹陷。壁凹陷。

【技术实现步骤摘要】
存储器器件、存储器集成电路及其制造方法


[0001]本公开是涉及一种存储器器件、存储器集成电路及其制造方法。

技术介绍

[0002]很多现代电子器件均含有被配置成储存数据的电子存储器。电子存储器可以是挥发性存储器或非挥发性存储器。挥发性存储器在被供电时储存数据，而非挥发性存储器即使被移除电力仍能够储存数据。电阻式随机存取存储器(Resistive random access memory，RRAM)由于其结构简单且其可与互补金属氧化物半导体(Complementary Metal
‑
Oxide
‑
Semiconductor，CMOS)逻辑电路制作工艺兼容而成为下一代非挥发性存储器技术的潜力候选者。

技术实现思路

[0003]在本公开的一方面，提供一种存储器器件。所述存储器器件包括复合底部电极、顶部电极及设置在所述复合底部电极与所述顶部电极之间的电阻可变层。所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。第二底部电极的侧壁在侧向上相对于所述第一底部电极层的侧壁及所述电阻可变层的侧壁凹陷。
[0004]在本公开的另一方面，提供一种存储器集成电路。所述存储器集成电路包括多个存储胞、多条位线及多条字线。所述多个存储胞排列成阵列。所述多个存储胞中的每一者包括存储器器件，且所述存储器器件包括复合底部电极、顶部电极、位于所述复合底部电极与所述顶部电极之间的电阻可变层以及覆盖所述顶部电极、所述电阻可变层及所述复合底部电极的钝化层。所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极。所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧壁及所述电阻可变层的侧壁凹陷。所述多条位线沿着第一方向延伸。所述多条字线沿着与所述第一方向交叉的第二方向延伸。所述存储器器件中的每一者电连接在所述多条位线中的一者与所述多条字线中的一者之间。
[0005]在本公开的又一方面，提供一种存储器器件的制造方法。所述方法包括：在器件衬底之上依序形成第一底部电极层、第二底部电极层、电阻可变材料层、顶部电极层及硬掩模层；将所述硬掩模层图案化以形成硬掩模；使用所述硬掩模作为掩模将所述顶部电极层图案化，将所述电阻可变材料层图案化、将所述第二底部电极层图案化以及将所述第一底部电极层图案化；以及使所述第二底部电极层在侧向上相对于经图案化的所述电阻可变材料层凹陷。
附图说明
[0006]结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意增大或减小各种特征的尺寸。
[0007]图1是说明根据本公开一些实施例的存储器器件的制造方法的流程图。
[0008]图2A到图2I是处于图1中所示的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。
[0009]图3A是说明根据本公开一些实施例的存储器集成电路的等效电路图。
[0010]图3B是说明图3A中所示的存储胞中的一者的示意图。
[0011]图4A到图4C是处于根据本公开一些实施例的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。
[0012]图5A及图5B是处于图4C中所示的存储单元的制造方法期间的各个阶段处的结构的示意性剖视图。
[0013]图6A及图6B是说明根据本公开一些实施例的存储器器件的示意性剖视图。
具体实施方式
[0014]以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此重复是出于简明及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。
[0015]此外，为易于说明起见，本文中可使用例如“在
…
下面(beneath)”、“在
…
下方(below)”、“下部的(lower)”、“在
…
上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的定向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。
[0016]应了解，本公开的以下实施例提供可在各种各样的具体上下文中体现的可适用概念。实施例旨在提供进一步阐释，而不是用于限制本公开的范围。
[0017]图1是说明根据本公开一些实施例的存储器器件的制造方法的流程图。图2A到图2I是处于图1中所示的存储器器件的制造方法期间的各个阶段处的结构的示意性剖视图。在一些实施例中，存储器器件的制造方法包括以下步骤。
[0018]参考图1及图2A，执行步骤S100，且提供器件衬底100。在一些实施例中，器件衬底100是半导体晶片或绝缘体上半导体(semiconductor
‑
on
‑
insulator，SOI)晶片，所述器件衬底100预先形成有多个电子器件(未示出)及位于所述电子器件之上的内连线结构(图2A中部分地示出)。应注意，图2A中仅绘示内连线结构中包括导电迹线102的顶部部分，而为简洁起见省略了内连线结构的其他部分以及电子器件。电子器件可包括有源器件和/或无源器件。举例来说，有源器件可包括场效晶体管、二极管、相似器件或其组合，而无源器件可包括电阻器、电容器、相似器件或其组合。另外，内连线结构可包括导电迹线与导通孔的组合。形成在器件衬底100中的电子器件及内连线结构与将在以下步骤中形成在器件衬底100之上的结构共同地构成集成电路，例如存储器集成电路。在一些实施例中，存储器集成电路是
电阻式随机存取存储器(RRAM)集成电路。如图2A中所示，内连线结构的顶部部分包括导电迹线102，导电迹线102在侧向上彼此间隔开。导电迹线102的材料可包括Al、Cu、Ti、TiN、Ta、TaN、W、相似材料或其组合。另外，导电迹线102可形成在介电层104中。介电层的材料可包括氧化硅、氮化硅、氮氧化硅、低介电常数介电材料(例如，介电常数为约1.5或小于1.5的介电材料)、相似材料或其组合。在一些实施例中，导电迹线102的顶表面与介电层104的顶表面实质上共面。此外，可在导电迹线102及介电层104之上设置钝化图案106。钝化图案106具有分别暴露出下伏的导电迹线102的一部分的开口106a。将以下步骤中形成的存储单元MU(如图2G中所示)可延伸到这些开口106a中，以与导电迹线102电连接。钝化层图案106本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括：复合底部电极；顶部电极；以及电阻可变层，设置在所述复合底部电极与所述顶部电极之间，其中所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极，且所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧壁及所述电阻可变层的侧壁凹入。2.根据权利要求1所述的存储器器件，还包括：硬掩模，设置在所述顶部电极之上。3.根据权利要求1所述的存储器器件，还包括：钝化层，覆盖所述复合底部电极、所述电阻可变层及所述顶部电极。4.根据权利要求3所述的存储器器件，其中所述钝化层与所述复合底部电极的所述第二底部电极的所述侧壁实体接触。5.根据权利要求3所述的存储器器件，其中空气隙位于所述第二底部电极的所述侧壁与所述钝化层之间。6.根据权利要求1所述的存储器器件，其中所述第二底部电极的所述侧壁具有弯曲表面，且所述第二底部电极的所述侧壁的最凹部分位于所述电阻可变层的底表面处。7.根据权利要求1所述的存储器器件，其中所述第二底部电极的所述侧壁具有弯曲表面，且所述第二底部电极的所述侧壁的最凹部分位于所述第二底部电极的大约一半厚度处。8.一种存储器集成电路，包括：多个存储胞，排列成阵列，其中所述多个存储胞中的每一者包括存储器器件，且所述存储器器件包括复合底部电极、顶部电极、位于所述复合底部电极与所述顶部电极之间的电阻可变层及覆盖所述顶部电极、所述电阻可变层及所述复合底部电极的钝化层，其中所述复合底部电极包括第一底部电极及设置在所述第一底部电极之上的第二底部电极，且所述第二底部电极的侧壁在侧向上相对于所述第一底部电极的侧...

【专利技术属性】
技术研发人员：宋福庭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：