集成装置的多层布置及形成感测/存取线的方法制造方法及图纸

技术编号:31159579 阅读:18 留言:0更新日期:2021-12-04 10:22
一些实施例包含一种具有存储器层的布置,所述存储器层具有耦合区的相对侧上的存储器单元。第一感测/存取线在所述存储器单元下方,且与所述存储器单元电连接。导电互连件在所述耦合区内。第二感测/存取线跨所述存储器单元且跨所述导电互连件延伸。所述第二感测/存取线具有具第一导电材料上方的第二导电材料的第一区,且具有仅具所述第二导电材料的第二区。所述第一区在所述存储器单元上方,且与所述存储器单元电连接。所述第二区在所述导电互连件上方且与所述导电互连件电耦合。额外层在所述存储器层下方,且包含与所述导电互连件耦合的CMOS电路系统。一些实施例包含形成多层布置的方法。置的方法。置的方法。

【技术实现步骤摘要】
【国外来华专利技术】集成装置的多层布置及形成感测/存取线的方法
[0001]相关专利数据
[0002]本申请案主张2019年5月1日申请的序列号为16/400,572的美国临时专利申请案的优先权及权益,所述美国临时专利申请案的公开内容以引用方式并入本文中。


[0003]本专利技术涉及集成装置的多层布置及形成感测/存取线的方法。

技术介绍

[0004]致力于形成集成装置的多层布置。例如,可在包括驱动器、感测放大器等的层上方形成包括存储器的层。可期望形成感测/存取线(例如,位线),所述感测/存取线与上层的存储器装置耦合,且还通过延伸穿过上层的互连件与下层的组件耦合。将期望开发专门经配置为适于此类应用的结构,且开发形成此类结构的方法。
附图说明
[0005]图1是包括存储器单元的实例布置的实例组合件的图解截面侧视图。
[0006]图1A是图1的组合件的区的图解俯视图。图1的截面沿着图1A的线1

1。
[0007]图1B是可代替图1中所展示的实例存储器单元利用的实例存储器单元的图解截面侧视图。
[0008]图2是实例多层配置的图解截面侧视图。
[0009]图3是说明与其它组件隔离的字线及位线的图1的组合件的区的图解俯视图。
[0010]图4是实例存储器阵列的图解示意图。
[0011]图5是在实例实施例的实例工艺阶段的组合件的图解截面侧视图。
[0012]图6是在图5的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
[0013]图6A是图6的组合件的区的图解俯视图。图6的截面沿着图6A的线6

6。
[0014]图7是在图6的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
[0015]图8是在图7的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
[0016]图9是在图8的工艺阶段之后的实例工艺阶段的图5的组合件的图解截面侧视图。
[0017]图9A是图9的组合件的区的图解俯视图。图9的截面沿着图9A的线9

9。
具体实施方式
[0018]一些实施例包含多层架构,其中存储器层在包括CMOS电路系统额层上方,且其中存储器层的组件通过导电互连件与CMOS电路系统电耦合。在一些实施例中,感测/存取线(例如,位线)可跨存储器单元及导电互连件延伸,且可在存储器单元上方而非在导电互连件上方具有组合物配置。在一些应用中,在导电互连件上方且直接抵靠导电互连件的感测/存取线的区将具有比在存储器单元的电极上方且直接抵靠存储器单元的电极的区更低的电阻(即,更高的导电率)。一些实施例包含形成多层架构的方法。参考图1到9描述实例实施
例。
[0019]参考图1,组合件10展示用于将位线(50)耦合到存储器单元(12)及导电互连件(46)的实例配置。
[0020]组合件10包含存储器阵列11,存储器阵列11包括存储器单元12。存储器单元12由字线(存取线)14支撑。所说明存储器单元12可表示存储器阵列11内的大量基本上相同存储器单元;且在一些实施例中存储器阵列11可包括数百、数千、数百万、数亿等个存储器单元。术语“基本上相同”意味着在合理制造及测量公差内相同。所说明字线14可表示存储器阵列内的大量基本上相同字线。
[0021]字线14包括导电材料16。导电材料16可包括任何合适导电组合物;例如(举例来说),各种金属(例如,钛、钨、钴、镍、铂、钌等)、含金属组合物(例如,金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如,导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中,导电材料16可包括一或多种金属及/或含金属组合物;且可例如包括氮化钽上方的钨。
[0022]存储器单元12中的每一者包括底部电极18、顶部电极20及所述顶部电极与所述底部电极之间的可编程材料22。电极18及20分别包括导电电极材料24及26。电极材料24及26可包括任何合适导电组合物;例如(举例来说),各种金属(例如,钛、钨、钴、镍、铂、钌等)、含金属组合物(例如,金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如,导电掺杂硅、导电掺杂锗等)中的一或多者。电极材料24及26可为彼此相同的组合物,或可为相对于彼此不同的组合物。在一些实例实施例中,电极材料24及26可包括TiSiN(氮化硅钛)、TiAlN(氮化铝钛)、TiN(氮化钛)、WN(氮化钨)、Ti(钛)、C(碳)及W(钨)中的一或多者,基本上由其组成或由其组成;其中化学式指示所列物质内的组分,而非指定此类组分的特定化学计量。
[0023]底部电极18与字线14电耦合,且在所展示实施例中直接抵靠所述字线。
[0024]可编程材料22可包括任何合适组合物。在一些实施例中,可编程材料22可为双向存储器材料,且具体来说可为硫属化物。例如,可编程材料22可包括锗(Ge)、锑(Sb)、碲(Te)及铟(In)中的一或多者。在特定实施例中,可编程材料22可例如包括GeSbTe或InGeTe,基本上由其组成或由其组成,其中化学式指示所列物质内的组分,而非指定此类组分的特定化学计量。在一些实施例中,存储器单元可包括经配置以在自选择装置中利用的可编程材料;例如,硫属化物材料既可充当存储元件又可充当选择装置。硫属化物可在自选择装置中单独地利用,或可与另一组合物组合利用。在将美光科技公司(Micron Technology,Inc.)列为受让人的第8,847,186号美国专利(雷代利(Redaelli)等人)及第10,134,470号(托托雷利(Tortorelli)等人)中描述实例自选择PCM装置(其中PCM装置是包括相变材料的装置)。
[0025]存储器单元12是可在存储器阵列中利用的实例存储器单元。在其它实施例中,所述存储器单元可具有其它配置。例如,图1B展示具有另一实例配置的存储器单元12a。所述存储器单元包含电极18及20,且进一步包含第三电极28。在一些实施例中,电极28、18及20可分别称为底部电极、中间电极及顶部电极。电极28包括电极材料30。此电极材料可包括上文相对于电极材料24及26所描述的组合物中的任何者;且可具有相同于电极材料24及26中的一或两者的组合物,或可在组合物上不同于电极材料24及26中的至少一者。
[0026]双向材料22可称为上电极20与中间电极18之间的第一双向材料。第二双向材料32
在下电极28与中间电极18之间。第二双向材料32可经并入到选择装置34的双向定限开关(OTS)中。存储器单元12a可因此包括与选择装置34组合的可编程材料22,而非呈自选择配置。
[0027]双向材料32可包含任何合适组合物,且在一些实施例中可包含上文被描述为适于可编程材料22的组合物中的一或多者。
[0028]再次参考图1,字线14可被视为相对于截面图在页面内及外延伸。绝缘材料40在所述字线之间,且使所述字线彼此隔开。绝缘本文档来自技高网
...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种布置,其包括:第一层,其包含耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元;第一系列的感测/存取线,其在所述第一组及所述第二组的所述存储器单元下方,且与所述第一组及所述第二组的所述存储器单元电连接;导电互连件,其在所述存储器层的所述耦合区内;第二系列的感测/存取线,其跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸;所述第二系列的所述感测/存取线具有包括第一组合物的第一区,且具有包括不同于所述第一组合物的第二组合物的第二区;所述第一区在所述第一系列及所述第二系列的所述存储器单元上方且与所述第一系列及所述第二系列的所述存储器单元电连接;所述第二区在所述导电互连件上方且与所述导电互连件电耦合;及第二层,其从所述第一层垂直地偏移;所述第二层包括与所述导电互连件耦合的电路系统。2.根据权利要求1所述的布置,其中所述第二层的所述电路系统是CMOS电路系统。3.根据权利要求1所述的布置,其中所述第一组合物包含两种或更多种材料,且其中所述第二组合物包括所述第一组合物的所述材料的子组。4.根据权利要求3所述的布置,其中所述第二组合物具有高于所述第一组合物的导电率。5.根据权利要求4所述的布置,其中所述第一组合物包含下层上方的上层,其中所述上层包括Ta、Pt、Cu、W及Pd中的一或多者;且其中所述第二组合物仅包括所述上层。6.根据权利要求4所述的布置,其中所述第一组合物包含碳、WSiN、WN及TiN中的一或多者上方的Ta、Pt、Cu、W及Pd中的一或多者;且其中所述第二组合物仅包含Ta、Pt、Cu、W及Pd中的所述一或多者。7.一种布置,其包括:存储器层,其包含耦合区的一侧上的第一组存储器单元及所述耦合区的相对侧上的第二组存储器单元;第一系列的感测/存取线,其在所述第一组及所述第二组的所述存储器单元下方,且与所述第一组及所述第二组的所述存储器单元电连接;导电互连件,其在所述存储器层的所述耦合区内;第二系列的感测/存取线,其跨所述第一组及所述第二组的所述存储器单元且跨所述导电互连件延伸;所述第二系列的所述感测/存取线具有包括第一导电材料上方的第二导电材料的第一区,且具有仅包括所述第二导电材料的第二区;所述第一区在所述第一系列及所述第二系列的所述存储器单元上方且与所述第一系列及所述第二系列的所述存储器单元电连接;所述第二区在所述导电互连件上方且与所述导电互连件电耦合;及额外层,其在所述存储器层下方;所述额外层包括与所述导电互连件耦合的CMOS电路系统。8.根据权利要求7所述的布置,其中所述第一导电材料具有高于所述第二导电材料的电阻。9.根据权利要求7所述的布置,其中所述第一导电材料包括碳、WSiN、WN及TiN中的一或
多者,其中所述化学式指示成分而非特定化学计量;且其中所述第二导电材料包括Ta、Pt、Cu、W及Pd中的一或多者。10.根据权利要求7所述的布置,其中所述第一导电材料及第二导电材料包括金属。11.根据权利要求7所述的布置,其中所述第一导电材料包括与一或多种非金属元素组合的第一金属,且其中所述第二导电材料由第二金属组成。12.根据权利要求11所述的布置,其中所述第一金属及所述第二金属是相同的。13.根据权利要求12所述的布置,其中所述第一导电材料由WSiN组成,其中所述化学式指示成分而非特定化学计量;且其中所述第二导电材料由W组成。14.根据权利要求11所述的布置,其中所述第一金属及所述第二金属是不同的。15.根据权利要求7所述的布置,其中所述第二导电材料直接接触所述导电互连件的侧壁,但不在所述导电互连件的顶部上方延伸。16.根据权利要求7所述的布置,其中所述导电互连件是许多基本上相同导电互连件中的一者,且其中所述第二系列的所述感测/存取线是所述第二系列的许多感测/存取线中的一者。17.根据权利要求16所述的布置,其中所述第一系列的所述感测/存取线是字线,且其中所述第二系列的所述感测/存取线是位线。18.根据权利要求7所述的布置,其中所述第一组及所述第二组的所述存储器单元包含包括锗、锑、碲及铟中的一或多者的可编程材料。19.根据权利要求7所述的布置,其中所述第一组及...

【专利技术属性】
技术研发人员:韦磊李红旗
申请(专利权)人:美光科技公司
类型:发明
国别省市:

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