【技术实现步骤摘要】
一种均衡训练方法、装置及系统
[0001]本申请涉及芯片
,尤其涉及一种均衡训练方法、装置及系统。
技术介绍
[0002]高速串行计算机扩展总线标准(peripheral component interconnect express,PCIe)是一种计算机扩展总线标准,PCIe总线常用于计算机系统、服务器、存储器、手机等需要高速传输数据的处理器中,来连接外围设备。所述PCIe规定,通信系统(例如,主芯片与从芯片之间的链路协商)上电后先进行链路协商,成功协商后,才建立高速链路进行业务数据的收发。其中,从PCIe3.0开始,在进行链路协商时,提供了用以补偿因链路损耗引起信号质量问题的均衡训练机制。
[0003]所述均衡训练机制包括均衡训练阶段一至均衡训练阶段四(phase0~phase3),共4个阶段。当前,均衡训练的每一阶段都规定了固定的均衡超时时间,例如,Phase2和Phase3阶段规定的均衡超时时间的最大时限通常为32ms。其中,所述通信系统如果在规定的均衡超时时间内均衡训练未完成,便会触发超时,并宣布链路均衡失败。
[0004]而随着通信速率的飞速提升,在更高速的链路中进行通信传输时,所述通信系统需要更为复杂的均衡电路结构以及数量庞大的均衡参数。也就意味着,该种情况下,在均衡训练阶段中,确定均衡参数需要花费更长的时间,甚至远远超出所述PCIe协议目前规定的最大时限32ms的均衡超时时间。因此,在更高速的链路中进行通信传输时,链路协商成功率较低。
[0005]综上,目前进行均衡训练的 ...
【技术保护点】
【技术特征摘要】
1.一种均衡训练方法,其特征在于,包括:获取主芯片与从芯片在均衡训练的目标阶段的训练速率,所述目标阶段是指第三阶段或第四阶段;确定所述目标阶段的训练速率所在的目标速率阈值区间,根据N+1个速率阈值区间与N+1个均衡超时时间的对应关系,确定所述目标速率阈值区间对应的目标均衡超时时间,并将所述目标均衡超时时间配置为所述目标阶段的均衡超时时间,N个速率阈值是预先确定的,且N是大于或等于0的整数,其中,所述速率阈值区间越大,则对应的所述均衡超时时间越大;则所述主芯片与所述从芯片在所述目标阶段的均衡超时时间内进行所述目标阶段的均衡训练。2.如权利要求1所述的方法,其特征在于,在所述目标速率阈值区间为所述N+1个速率阈值区间中速率最小的阈值区间时,所述目标均衡超时时间为前向兼容的均衡超时时间。3.如权利要求1所述的方法,其特征在于,所述N+1个速率阈值区间与所述N+1个均衡超时时间的对应关系预先存储在所述主芯片的寄存器内或所述从芯片的寄存器内。4.根据权利要求1~3任一项所述的方法,其特征在于:所述主芯片和所述从芯片之间通过外围组件快速互连PCIe总线或者加速器的高速互连内存一致性CCIX总线连通,所述主芯片为根组件或交换芯片,所述从芯片是独立于所述主芯片的端点设备。5.一种均衡训练方法,其特征在于,包括:判断是否采用快速均衡模式,在确定采用快速均衡模式时,获取主芯片与从芯片在前一轮均衡训练目标阶段的发送参数和接收参数,并将所述发送参数和所述接收参数分别配置为所述主芯片和所述从芯片在本轮均衡训练目标阶段的初始参数,均衡训练目标阶段是指均衡训练的第三阶段或第四阶段,获取均衡训练目标阶段前向兼容的均衡超时时间,并将所述前向兼容的均衡超时时间配置为本轮均衡训练目标阶段的均衡超时时间;在所述本轮均衡训练目标阶段的均衡超时时间内,利用所述主芯片和所述从芯片在所述本轮均衡训练目标阶段的初始参数进行均衡训练。6.如权利要求5所述的方法,其特征在于,所述方法还包括:在完成本轮均衡训练目标阶段的均衡训练后,将所述主芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述主芯片的寄存器内,并将所述从芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述从芯片的寄存器内;或者,将所述主芯片以及所述从芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述主芯片的寄存器内;或者,将所述主芯片以及所述从芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述从芯片的寄存器内。7.根据权利要求5或6所述的方法,其特征在于:所述主芯片和所述从芯片之间通过外围组件快速互连PCIe总线或者加速器的高速互连内存一致性CCIX总线连通,所述主芯片为根组件或交换芯片,所述从芯片是独立于所述主芯片的端点设备。8.一种均衡训练装置,其特征在于,包括:
收发器,用于获取主芯片与从芯片在均衡训练的目标阶段的训练速率,所述目标阶段是指第三阶段或第四阶段;管理器,用于确定所述目标阶段的训练速率所在的目标速率阈值区间,根据N+1个速率阈值区间与N+1个均衡超时时间的对应关系,确定所述目标速率阈值区间对应的目标均衡超时时间,并将所述目标均衡超时时间配置为所述目标阶段的均衡超时时间,N个速率阈值是预先确定的,且N是大于或等于0的整数,其中,所述速率阈值区间越大,则对应的所述均衡超时时间越大;则所述主芯片与所述从芯片在所述目标阶段的均衡超时时间内进行所述目标阶段的均衡训练。9.根据权利要求8所述的装置,其特征在于,在所述目标速率阈值区间为所述N+1个速率阈值区间中速率最小的阈值区间时,所述目标均衡超时时间为前向兼容的均衡超时时间。10.根据权利要求8所述的装置,其特征在于,所述N+1个速率阈值区间与所述N+1个均衡超时时间的对应关系预先存储在所述主芯片的寄存器内或所述从芯片的寄存器内。11.根据权利要求8~10任一项所述的装置,其特征在于,所述主芯片和所述从芯片之间通过外围组件快速互连PCIe总线或者加速器的高速互连内存一致性CCIX总线连通,所述主芯片为根组件或交换芯片,所述从芯片是独立于所述主芯片的端点设备。12.一种均衡训练装置,其特征在于,包括:管理器,用于判断是否采用快速均衡模式;收发器,用于在确定采用快速均衡模式时,获取主芯片与从芯片在前一轮均衡训练目标阶段的发送参数和接收参数;管理器还用于将所述发送参数和所述接收参数分别配置为所述主芯片和所述从芯片在本轮均衡训练目标阶段的初始参数,均衡训练目标阶段是指均衡训练的第三阶段或第四阶段;收发器还用于获取均衡训练目标阶段前向兼容的均衡超时时间;管理器还用于将所述前向兼容的均衡超时时间配置为本轮均衡训练目标阶段的均衡超时时间;以及,所述管理器还用于在所述本轮均衡训练目标阶段的均衡超时时间内,利用所述主芯片和所述从芯片在所述本轮均衡训练目标阶段的初始参数进行均衡训练。13.根据权利要求12所述的装置,其特征在于,所述管理器还用于:在完成本轮均衡训练目标阶段的均衡训练后,将所述主芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述主芯片的寄存器内,并将所述从芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述从芯片的寄存器内;或者,将所述主芯片以及所述从芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述主芯片的寄存器内;或者,将所述主芯片以及所述从芯片在所述本轮均衡训练目标阶段的均衡参数存储在所述从芯片的寄存器内。14.根据权利要求12或13所述的装置,其特征在于,所述主芯片和所述从芯片之间通过外围组件快速互连PCIe总线或者加速器的高速互连内存一致性CCIX总线连通,所述主芯片为根组件或交换芯片,所述从芯片是独立于所述主芯片的端点设备。
15.一种均衡训练装置,其特征在于,包括:获取单元,用于获取主芯片与从芯片在均衡训练的目标阶段的训练速率,所述目标阶段是指第三阶段或第四阶段;确定单元,用于确定所述目标阶段的训练速率所在的目标速率阈值区间,根据N+1个速率阈值区间与N+1个均衡超时时间的对应关系,确定所述目标速率阈值区间对应的目标均衡超时时间;配置单元,用于将所述目标均衡超时时间配置为所述目标阶段的均衡超时时间;其中,N个速率阈值是预先确定的,且N是大于或等于0的整数,所述速率阈值区间越大,则对应的所述均衡超时时间越大;则所述主芯片与所述从芯片在所述目标阶段的均衡超时时间内进行所述目标阶段的均衡训练。16.根据权利要求15所述的装置,其特征在于,在所述目标速率阈值区间为所述N+1个速率阈值区间中速率最小的阈值区间时,所述目标均衡超时时间为前向兼容的均衡超时时间。17.根据权利要求15所述的装置,其特征在于,所述N+1个速率阈值区间与所述N+1个均衡超时时间的对应关系预先存储在所述主芯片的寄存器内或所述从芯片的寄存器内。18.根据权利要求15~17任一项所述的装置,其特征在于,所述主芯片和所述从芯片之间通过外围组件快速互连PCIe总线或者加速器的高速互连内存一致性CCIX总线连通,所述主芯片为根组件或交换芯片,所述从芯片是独立于所述主芯片的端点设备。19.一种均衡训练装置,其特征在于,...
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