操作存储器的方法、设备及系统技术方案

本发明专利技术涉及操作存储器的方法、设备及系统。所述设备可包含耦合到感测线的存储器单元阵列。所述设备可包含控制器，所述控制器经配置以控制耦合到所述感测线的感测电路，以在不经由输入/输出I/O线传送数据的情况下执行若干运算。所述感测电路可经控制以计算存储在所述存储器单元阵列中的数据的错误码且比较所述错误码与所述数据的初始错误码以确定所述数据是否已被修改。数据是否已被修改。数据是否已被修改。

【技术实现步骤摘要】
操作存储器的方法、设备及系统
[0001]分案申请的相关信息
[0002]本案是分案申请。本分案的母案是专利技术名称为“感测电路上的错误码计算”、申请日为2017年01月05日、申请号为201780005826.9的中国专利技术专利申请案。


[0003]本专利技术大体上涉及半导体存储器设备及方法，且更特定来说，涉及与在感测电路上计算错误码相关的设备及方法。

技术介绍

[0004]存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)。非易失性存储器可通过在未被供电时保持存储数据而提供永久性数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种操作存储器的方法，包括：在控制器处响应于执行启动序列而访问存储在存储器单元中的数据的第一错误码，其中所述数据是与主机操作系统相关联的敏感型数据；在不经由感测电路的输入/输出I/O线传送数据的情况下，在耦合到多个感测线的所述感测电路内计算所述数据的第二错误码，其中用以计算所述第二错误码的多个运算的执行经分配在不同的多个运算的执行之间；在所述感测电路处确定所述第一错误码和所述第二错误码是否为相同的错误码；及响应于所述第一错误码和所述第二错误码不是相同错误码的确定，执行选自一组动作的至少一特定动作，所述组动作包括：暂停经由所述感测电路的进一步执行运算；使用所述感测电路开始对可执行的另外不同的多个运算的执行；及继续监测所述敏感型数据。2.根据权利要求1所述的方法，其包括在不通知主机的情况下执行所述至少一特定动作。3.根据权利要求1所述的方法，其中执行所述至少一特定动作包括通知主机所述第一错误码和所述第二错误码不是相同的错误码。4.根据权利要求1所述的方法，其中所述敏感型数据包括来自包含下列各项的一组中的敏感型数据：密码；档案；及文件。5.根据权利要求1所述的方法，其中所述敏感型数据包括静态机器可执行指令，且其中所述静态机器可执行指令可由所述主机和所述感测电路执行。6.根据权利要求1所述的方法，其中所述敏感型数据包括所述操作系统的至少一部分，且其中所述操作系统的所述部分包括来自包含下列各项的一组中的部分：网络服务；任务管理器；存储器管理单元；及核心。7.一种操作存储器的设备，其包括：存储器单元的阵列；耦合到所述阵列的多个感测线的感测电路；及控制器，其耦合到所述阵列且经配置以：响应于执行启动序列，在控制器处访问存储在所述存储器单元中的数据的第一错误码，其中所述数据是与主机操作系统OS相关联的敏感型数据；在不经由感测电路的输入/输出I/O线传送数据的情况下，在耦合到多个感测线的所述感测电路内计算所述数据的第二错误码，其中用以计算所述第二错误码的多个运算的执行经分配在不同的多个运算的执行之间；在所述感测电路处确定所述第一错误码和所述第二错误码是否为相同的错误码；及
响应于所述第一错误码和所述第二错误码不是相同错误码的确定，执行选自一组动作的至少一特定动作，所述组动作包括：暂停经由所述感测电路的...

【专利技术属性】
技术研发人员：P，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：