以参考位线的均衡来开启字线解码器的装置制造方法及图纸

一种存储器装置，包含有：一存储器阵列，排列成多行与多列；多条字线，连接至该存储器阵列的所述行；多条位线，连接至该存储器阵列的所述列；一字线解码器，连接所述字线，用以选择所述字线的一条字线；一均衡装置， 连接至所述位线，用以均衡所述位线至一希望的电位；以及一均衡控制装置，用以监测该均衡装置，当该均衡装置执行均衡工作时，禁止该字线解码器，而当均衡工作结束时，则使能该字线解码器。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用以控制字线解码器的装置，特别是涉及一种监测参考位线的均衡结果来开启字线解码器的装置。
技术介绍
在静态随机存取存储器(Static Random Access Memory，SRAM)中，每一个SRAM存储单元(cell)都包含有一个正向位线(bit line，BL)以及一反向位线(bit line bar，BL’)。在执行存储单元读取或写入周期之前，必须先对SRAM存储单元的一BL与一相关的BL’做均衡(equalization)的工作，也就是把相关的BL与相关的BL’的电压拉到一个等电位，有可能是VCC，也有可能是VSS，此电位必须高于SRAM存储单元的转换(flip)电压。如此，可以避免由于错误的计时而将错误的数据写入即将被开启的存储单元。图1为一传统异步SRAM的电路设计方块图。SRAM存储单元阵列被区分成很多区块(section)以加速存储单元存取速度，在此以一个区块的存储单元阵列加以说明。ABUF100为地址缓冲器，用来接收外部地址XA，并产生用在芯片中的内部地址A。地址A包括两个主要部分，一个被称为字线地址，另一个被成为位线地址。主字线(Main Word Line，MWL)解码器102和次字线前置解码器104(Sub-WLPre-decoder)接收字线地址，经过解码后产生MWL、sw0和sw1。sw0与sw1其中之一、以及MWL，将会在次位线解码器118(sub-WL Decoder)再次解码，以激发选定的区内所选定的字线。行解码器106包括区块选择器和位线地址解码器，用以产生区块使能信号(Section Enable Signal，SEC)和位切换(Bit Switch，BS)使能信号(LBL)。SEC和LBL可使能BS以选择位线对(BL pair)。如图2所示，SEC信号也同时送至次字线前置解码器104，以使能该前置解码器104。地址转换检测(AddressTransition Detection，ATD)电路108在当地址被拨动时产生ATD信号。而ATD信号会藉由触发位线均衡启始(BL Equalization Initiation)电路产生BPCB信号，而启动位线均衡电路112；其中BPCB的活化周期(active period)即为BL的均衡周期。由以上可清楚的看出，字线的拨动(toggle)与BL均衡的时序必须有相当密切的关系。若字线开启在BL均衡完成之前，将造成错误的数据被写入选择的存储单元内，产生数据存取的错误。因此，在做整合集成电路(IntegratedCircuit，IC)设计时必须避免此种情况的发生。另外同步SRAM(SynchronousSRAM)因为也有类似的设计方式，因此在设计时也必须排除这种会造成数据存取错误的情形。而在SRAM的设计中，一般是去控制被选择的字线开启的时序，使得任何一条即将要被打开的字线的被开启时间必须在位线被均衡之后。因此，SRAM的设计者必须利用地址拨动(toggle)以找出解码操作中最早被打开的字线，并且适当地调整列解码器(主字线解码器102和次字线前置解码器104)的时序，以便满足上述的设计需求。但上述的方式不但延后了最早被打开的字线的时间，也会同时延后了最后被打开的字线的时间。这结果将会增长了对存储单元撷取数据所需的时间，造成芯片的速度损失。再者，当设计者有所疏失而无法正确找到最早被打开字线的时序，或制程变异增大时，此种时序上的需求将无法被满足。美国专利5,268,863中提及一种确保在字线开启前BL已完成均衡的方法，但该专利所提出的方法只适用于当写入周期改变至读取周期时，利用一写入使能(write enable)信号所对应的控制信号WED去控制字线被开启的时序，藉此防止地址(address)比写入使能较早改变时所产生的问题。然而，美国专利5,268,863并未处理从BL均衡至字线开启的时序问题。美国专利5,343,432中运用了字线开启时产生一个信号，将此信号回馈至ATD，用以截断ATD所产生的脉冲。这样，BL均衡的时间就可以降低，数据撷取时间(access time)可以缩短。但是，这种方法仍然没有解决字线有可能在BL均衡前被开启的问题。
技术实现思路
有鉴于此，本专利技术的主要目的，在于提供一种利用一参考位线(ReferenceBit Line，RBL)在SRAM中开启字线的装置。利用该RBL的均衡去控制字线的时序，以满足BL均衡在字线被开启之前的需求。根据上述目的，本专利技术提出一种开启字线解码器的装置，包括一存储器包括一存储器阵列，多条字线，多条位线，一字线解码器，一均衡器，以及一均衡控制装置。存储器阵列由行与列表示。字线与位线都连接于存储器阵列的行与列。字线解码器连接于字线，用来选择其中一条字线。均衡器连接于位线，用来均衡位线至希望达到的电压。均衡控制装置监视均衡器，并于均衡器执行均衡时，禁止(disable)字线解码器，以及当均衡操作完成后，使能(enable)字线解码器。本专利技术可应用于同步、异步、低功率或高速SRAM；且由于本专利技术所采用的策略是延迟最早被开启的字线而非最慢，因此对存储器的撷取时间而言并不会有影响。本专利技术的方法的优点是1.电路设计者并不需要去拖延字线的开启时间只要均衡还没进行完毕，字线解码的动作便会被WLINH信号所阻挡，而不至于激发任何一字线。因此，可以确保字线激发的时间必须要晚于均衡完成的时序的要求。2.结果不受制程飘移的影响由于是一种逻辑上的控制，因此，字线激发的时间必定会晚于均衡完成的时间，这结果不会受到任何制程飘移的影响。3.数据撷取时间将会更确定在设计均衡的时序时，仅仅需要使均衡完成的时间快于最晚的字线激发的时间。如此，最快的字线激发的时间将会受WLINH信号而延后。所以，最晚的字线激发的时间与最快的字线激发的时间的差将会缩短，即数据撷取时间将会更确定。附图说明图1为传统异步SRAM的电路设计方块图；图2为传统异步SRAM的部分控制电路图；图3为本专利技术的系统架构方块图；图4为本专利技术RBL均衡电路的实际电路图；图5为本专利技术控制信号的组合逻辑电路图；图6为本专利技术的控制信号的时序图；以及图7为本专利技术的控制机制的流程图。附图符号说明100～地址缓冲器；102～主字线解码器；104～次字线前置解码器；106～行解码器；108～地址转换检测电路；110～位线均衡启始电路；112～位线均衡电路；114～位切换电路；116～SRAM存储器存储单元；118～次字线解码电路；200地址缓冲器；202主字线解码器；204～次字线前置解码器；206行解码器；207均衡要求装置；208～地址转换检测电路；210～位线均衡启始电路；211～均衡控制装置；212～位线均衡电路；213～参考位线均衡电路；214～位切换电路；216～SRAM存储器存储单元；以及218～次字线解码电路。具体实施例方式为使本专利技术的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图式详细说明如下。本专利技术的系统架构图如图3所示，其中次字线前置解码器204是由一参考位线均衡电路213所控制，这种控制方式可确保BL均衡工作在字线被开启之前完成的时序要求。本专利技术利用一参考位线均衡电路213(RBL)提供当存储单元本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器装置，包含有一存储器阵列，排列成多行与多列；多条字线，连接至该存储器阵列的所述行；多条位线，连接至该存储器阵列的所述列；一字线解码器，连接所述字线，用以选择所述字线的一条字线；一均衡装置，连接至所述位线，用以均衡所述位线至一希望的电位；以及一均衡控制装置，用以监测该均衡装置，当该均衡装置执行均衡工作时，禁止该字线解码器，而当均衡工作结束时，则使能该字线解码器。2.如权利要求1所述的存储器装置，其中该存储器装置还包含有一地址转换检测电路，用以检测多条地址线，当有至少一条所述地址线的电压发生变动时，产生一地址转换检测信号；以及一位线均衡启始电路，以该地址转换检测信号为依据，产生一均衡启始信号，以使该均衡装置执行均衡工作，其中，该均衡控制装置依据该均衡启始信号，禁止该字线解码器。3.如权利要求2所述的存储器装置，其中该均衡控制装置还包含一参考位线；一参考位线均衡电路，以该均衡启始信号为开始执行均衡工作的依据，均衡该参考位线至该希望的电位；以及一信号产生电路，当该参考位线到达该希望的电位时，产生一信号以使能该字线解码器。4.如权利要求3所述的存储器装置，其中该参考位线均衡装置为一缓冲位线。5.如权利要求3所述的存储器装置，其中该希望的电位为一相对的高电位VCC，该参考位线的一预设电压为一相对的低电压VSS。6.如权利要求3所述的存储器装置，其中该希望的电位为一相对的低电位VSS，该参考位线的一预设电压为一相对的低电压VSS。7.如权利要求1所述的存储器装置，其中，该存储器阵列分为多个相同大小的区块，每一区块包含有多条区块字线。8.如权利要求7所述的存储器装置，其中该字线解码器用以解码多条地址线，所述地址线分成高位部分以及低位部分，进一步包括一主字...

【专利技术属性】
技术研发人员：陈宗仁，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：