具有电源启动顺序的半导体集成电路器件制造技术

本发明专利技术公开了一种半导体集成电路器件，该半导体集成电路器件将第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述第一区域和第二区域是经由电容而设置的，所述半导体集成电路器件包括将第一区域驱动到正的内部电源的第一内部电源产生电路。另外，所述半导体集成电路器件具有电源序列发生器，所述电源序列发生器通过在电源启动时启动第一内部电源产生电路，同时将第二区域箝位在预定电势上，而将第一区域驱动到高于正的内部电源的电势的过驱动电势，并且然后通过取消第二区域的箝位状态，而将第一区域从过驱动电势降压到正的内部电源的电势，以便通过电容的耦合，而将第二区域降压到负电势。

【技术实现步骤摘要】

本专利技术涉及具有电源启动顺序的半导体存储器，并且更具体地说，本专利技术涉及具有电源启动顺序的半导体集成电路器件，所述电源启动顺序增强了负电源产生电路的能力。
技术介绍
半导体集成电路器件，更具体地说，半导体存储器在电源启动时，必须在由规范所定义的启动时间之内，将所有内部电源驱动到预定电压上。通过使用外部电源Vdd而对半导体衬底中所形成的寄生电容或稳定电容(stabilizing capacitance)进行充电，而将内部电源驱动到预定电压上。内部电源包括多种电源，例如具有在外部电源和接地电源之间的中间电势的中间电源、高于外部电源的升压电源以及低于接地电源的负电源。在DRAM的情况下，存储器单元由一个晶体管和一个电容器所组成，所述DRAM是一种类型的半导体存储器。将构成负电源的背栅偏置电源VBB施加到单元晶体管的背栅区域，并且将构成中间电源的单元极板(cell plate)电源施加到单元电容器的相对电极。此外，还需要用于位线对的预充电电源，以及作为字线未选电源的用于字线复位电源的负电源。更具体地说，通过对寄生电容进行充电，而在预定电压上启动形成存储器单元的存储器核心区域的电源，所述电源例如是单元极板电源VPL、背栅偏置电源VBB、位线预充电电源VBLEQ以及字线复位电源VNN等等，所述寄生电容包括存储器核心区域内的杂质扩散区域之间的电容。因此，例如，如日本早期公开专利申请No.S60-261099(1985年12月24日公开)、日本早期公开专利申请No.S63-311696(1988年12月20日公开)以及日本早期公开专利申请No.H6-215563(1994年8月5日公开)中所述，这些内部电源经由寄生电容而互相连接，并且在电源启动期间，必须根据预定的顺序来执行内部电源中的每个电源的启动。图1示出了传统的电源启动方法的实施例。图1A示出了电源启动顺序，其中在横轴上标示出时间，并且在纵轴上标示出电压。此外，图1B是等效电路图，其示出了内部电源VPL、VBB、VNN以及VBLEQ与接地电源VSS之间的寄生电容的关系。如图1B所示，这些内部电源经由寄生电容C1到C4而互连。因此，为了在这些电势的每一个上启动内部电源，必须对这些寄生电容进行充电。根据图1A中所示的电源启动顺序，在阶段1a中，在升压电源或类似电源已经根据外部电源VDD的上升而上升，并且已经稳定在预定电势上之后，其余内部电源的启动顺序开始。首先，在阶段2a中，当将背栅偏置电源VBB和字线复位电源VNN箝位到接地电源VSS时，通过使用外部电源VDD，而将单元极板电源VPL和位线预充电电源VBLEQ驱动到预定电势。当单元极板电源VPL等等到达预定电势时，在阶段3a中，利用诸如抽运电路(pumping circuit)一类的负电源产生电路而将背栅偏置电源VBB和字线复位电源VNN驱动到负电势。首先启动的单元极板电源VPL等等被固定在预定的电势上，而负电源下降到预定的负电势上。此外，当负电源到达预定的负电势时，所有内部电源的启动完成，并且在阶段4a中，这些电源进入备用(standby)状态。这样，通过在不同的阶段中对正的内部电源和负的内部电源进行升压或降压，来执行预定电势上的启动。
技术实现思路
但是，为了启动内部的负电源，利用抽运电路来实现到预定负电势的驱动，所述抽运电路利用了抽运电容器。但是，如果该抽运电路的电流驱动能力(抽运能力)很小，则存在要花费时间来启动负电源的问题。尤其是在背栅偏置电源VBB的情况下，在存储器核心内将被充电的寄生电容随着存储容量的上升而上升，并且因此在电源启动期间，电源产生电路需要更大的电流驱动能力。同时，在备用期间，作为一种类型的负电源的背栅偏置电源只将单元晶体管的背栅区域偏置到负电势，并且背栅偏置电源的负电源产生电路可以具有下述程度的电流驱动能力，这种电流驱动能力能够吸收由漏电流等等所引起的电压变化。就是说，在负电源产生电路中，在电源启动时所需的电流驱动能力和在备用期间所需的电流驱动能力之间，存在差异。但是，负电源产生电流必须满足在电源启动时所需的能力，并且在这种情况下，如果负电源产生电路能够提供在电源启动时所需的电流驱动能力(抽运能力)，则必须提高抽运电容器的容量。因此，则需要大的表面积，这会给集成造成障碍。此外，除了背栅偏置电源之外的负电源，例如字线复位电源，也会遭遇到同样的问题。因此，本专利技术的目的在于，提供一种具有电源启动顺序的半导体存储器，所述电源启动顺序增强了负电源产生电路的驱动能力。为了实现上述目的，根据本专利技术的第一方面，提供了一种半导体集成电路器件，该半导体集成电路器件将经由电容而设置的第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述半导体集成电路器件包括将第一区域驱动到正的内部电源的第一内部电源产生电路。另外，所述半导体集成电路器件具有电源序列发生器(sequencer)，所述电源序列发生器通过在电源启动时启动所述第一内部电源产生电路，同时将第二区域箝位在预定电势上，而将第一区域驱动到高于正的内部电源的电势的过驱动(overdrive)电势，并且然后通过取消第二区域的箝位状态，而将第一区域从过驱动电势向着正的内部电源的电势降压，以便通过电容的耦合，而将第二区域降压到负电势。在根据上述第一方面的优选实施方式中，所述半导体集成电路器件包括第二内部电源产生电路，所述第二内部电源产生电路将第二区域驱动到负的内部电源，其中所述第二内部电源产生电路包括具有抽运电容器的抽运电路，以及为所述抽运电路提供驱动脉冲的振荡电路。在根据第一方面的优选实施方式的实施例中，所述半导体集成电路器件是半导体存储器，所述第一区域是存储器单元的单元极板区域，所述第二区域是存储器单元的单元晶体管的背栅区域，所述正的内部电源是单元极板电源，并且所述负的内部电源是背栅偏置电源。在根据第一方面的另一个优选实施方式中，所述半导体集成电路器件是半导体存储器，所述第一区域是存储器单元的单元极板区域或位线区域中的一个或其两者，所述第二区域是存储器单元的单元晶体管的背栅区域或字线区域中的一个或其两者，所述正的内部电源是单元极板电源或位线预充电电源中的一个或其两者，并且所述负的内部电源是背栅偏置电源或字线复位电源中的一个或其两者。在优选的实施方式中，存储器单元的单元电容器是由在单元极板区域中所形成的沟槽电容器(trench capacitor)所构成，其中在单元极板区域中形成背栅区域，并且在背栅区域中形成单元晶体管的源区域和漏区域。根据第一方面，在电源启动时，第一区域升压到正的内部电源电势之上，然后对第一区域进行降压，以便利用电容耦合而将第二区域降压到负电势。因此，即使不提高负电源产生电路的用于驱动施加到第二区域的负的内部电源的驱动能力，在电源启动时，也可以在短时间内将第二区域降压到负电势。附图说明图1A和1B示出了传统的电源启动方法的实施例；图2是半导体存储器的电路图，该半导体存储器构成了本实施方式的半导体集成电路器件的实施例；图3A和3B示出了本实施方式的半导体存储器的存储器单元的横截面结构，及其电容网络；图4A和4B示出了本实施方式的电源启动方法；图5是本实施方式的半导体存储器的结构图；图6是本实施方式的电源序列发生器和电源电路的框图；图本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，该半导体集成电路器件将第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述第一区域和第二区域是经由电容而设置的，所述半导体集成电路器件包括：第一内部电源产生电路，所述第一内部电源产生电路将所述第一区域 驱动到所述正的内部电源；以及电源序列发生器，所述电源序列发生器通过在电源启动时启动所述第一内部电源产生电路，同时将所述第二区域箝位在预定电势上，而将所述第一区域驱动到高于所述正的内部电源的电势的过驱动电势，并且然后通过取消所述第二区 域的箝位状态，而将所述第一区域从所述过驱动电势向着所述正的内部电源的电势降压，以便通过所述电容的耦合，而将所述第二区域降压到负电势。

【技术特征摘要】
JP 2004-6-11 173485/20041.一种半导体集成电路器件，该半导体集成电路器件将第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述第一区域和第二区域是经由电容而设置的，所述半导体集成电路器件包括第一内部电源产生电路，所述第一内部电源产生电路将所述第一区域驱动到所述正的内部电源；以及电源序列发生器，所述电源序列发生器通过在电源启动时启动所述第一内部电源产生电路，同时将所述第二区域箝位在预定电势上，而将所述第一区域驱动到高于所述正的内部电源的电势的过驱动电势，并且然后通过取消所述第二区域的箝位状态，而将所述第一区域从所述过驱动电势向着所述正的内部电源的电势降压，以便通过所述电容的耦合，而将所述第二区域降压到负电势。2.如权利要求1所述的半导体集成电路器件，还包括第二内部电源产生电路，所述第二内部电源产生电路将所述第二区域驱动到负的内部电源，其中所述第二内部电源产生电路包括具有抽运电容器的抽运电路；以及为所述抽运电路提供驱动脉冲的振荡电路。3.如权利要求1所述的半导体集成电路器件，还包括具有多个存储器单元的存储器核心，其中所述第一区域是所述存储器单元的单元极板区域，所述第二区域是所述存储器单元的单元晶体管的背栅区域，所述正的内部电源是施加到所述单元极板区域的单元极板电源，并且所述负的内部电源是施加到所述背栅区域的背栅偏置电源。4.如权利要求1所述的半导体集成电路器件，还包括具有多个存储器单元、多条字线和多条位线的存储器核心，其中所述第一区域是存储器单元的单元极板区域和位线区域中的一个或其两者；所述第二区域是存储器单元的单元晶体管的背栅区域和字线区域中的一个或其两者；所述正的内部电源是施加到所述单元极板区域的单元极板电源和施加到所述位线区域的位线预充电电源中的一个或其两者；并且所述负的内部电源是施加到所述背栅区域的背栅偏置电源和施加到所述字线的字线复位电源中的一个或其两者。5.如权利要求3或4所述的半导体集成电路器件，其中所述存储器单元包括单元电容器，并且所述单元电容器是由在所述单元极板区域中所形成的沟槽电容器所构成。6.如权利要求3或4所述的半导体集成电路器件，其中所述存储器单元包括在半导体衬底中所形成的所述单元极板区域；在所述单元极板区域中所形成的所述背栅区域；以及在所述背栅区域中所形成的源区域和漏区域。7.如权利要求1所述的...

【专利技术属性】
技术研发人员：竹内淳，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]