【技术实现步骤摘要】
【国外来华专利技术】背景由于越发需要能更快速地存储和检索数据，包括动态随机存取存储器(DRAM)的存储器装置已继续变得更快。提升存储器装置的速度已成为提升用于与这些存储器装置通信地址、命令和数据的存储器接口和存储器总线的速度的附带需要。正越发关注随着信号速度的持续提高，总线传输存储器控制器的存储器接口提供给多个存储器装置(诸如双列直插式存储器装置(DIMM))的多数总线信号的当前实施是否将继续可能。提高速度和对节能的更高期望两者也提升了对如何使用存储器接口和存储器总线的效率的关注，并引发了找到一些方法来降低与存储器装置的数据通信中所需的通信地址和/或命令的开销的问题。在更快速地传递数据的需要继续增加的同时，用于传递地址或命令的存储器接口和/或存储器总线的所有使用都开始被视作使用该时间量和电能用于传递数据的损失的机会。 附图说明以下的详细描述将使本专利技术的目的、特点和优点为本领域熟练技术人员显而易见，其中图1是采用存储器系统的实施例的框图。图2是采用存储器系统的实施例的另一框图。图3是采用存储器系统的实施例的又一框图。图4是采用计算机系统的实施例的框图。图5是一实施例的流程图。图6是一实施例的另一流程图。具体实施例方式在以下描述中，为了说明，阐述了许多细节以提供本专利技术的透彻理解。但本领域熟练技术人员显而易见的是这些特定细节对于实施本专利技术的是不需要的。本专利技术的实施例关注对存储器模块内存储器单元的刷新的支持，代替或协同存储器控制器内经由电路的存储器单元的刷新。尽管以下的讨论以DRAM装置为中心，其中存储器单元被组织成行和列的多个二维阵列，但本领域的熟练技术人员将理解以下...
【技术保护点】
一种存储器装置，包括：存储阵列，由被组织为行阵列的多个存储器单元构成；接口缓冲器，它耦合到所述存储阵列，并具有第一接口用于将所述存储器装置耦合到第一存储器总线以便将所述存储器装置耦合到外部存储器控制器；以及刷新逻辑， 它与所述接口缓冲器相关联，以便在涉及所述存储阵列的第一存储器总线上不存在由外部存储器控制器实施的事务处理的时间周期内对所述存储阵列内的行实施刷新操作。
【技术特征摘要】
【国外来华专利技术】US 2003-9-29 10/674,9811.一种存储器装置，包括存储阵列，由被组织为行阵列的多个存储器单元构成；接口缓冲器，它耦合到所述存储阵列，并具有第一接口用于将所述存储器装置耦合到第一存储器总线以便将所述存储器装置耦合到外部存储器控制器；以及刷新逻辑，它与所述接口缓冲器相关联，以便在涉及所述存储阵列的第一存储器总线上不存在由外部存储器控制器实施的事务处理的时间周期内对所述存储阵列内的行实施刷新操作。2.如权利要求1所述的存储器装置，其特征在于，所述刷新逻辑是接口缓冲器的组件，且其中所述存储器装置由附着了包含存储阵列的至少一个集成电路以及包含所述接口缓冲器的至少一个集成电路的电路板构成。3.如权利要求1所述的存储器装置，其特征在于，所述第一存储器总线提供了所述存储器装置和外部存储器控制器之间的点对点连接，所述接口缓冲器具有第二接口用于将所述存储器装置耦合到第二存储器总线以提供所述存储器装置和另一存储器装置之间的点对点连接，且所述接口缓冲器通过不涉及所述存储阵列的第一和第二存储器总线之间的总线活动。4.如权利要求3所述的存储器装置，其特征在于，用按分组发送的数据产生外部存储器控制器和接口缓冲器的第一接口之间的数据传递以及接口缓冲器的第二接口和其它存储器装置之间的数据传递。5.如权利要求3所述的存储器装置，其特征在于，所述刷新逻辑监控第一存储器总线上的活动以识别停滞时间，在该停滞时间中不从涉及所述存储阵列的第一存储器总线接收命令，为刷新逻辑提供了机会来机会主义地对所述存储阵列内的行实施刷新操作而不延迟涉及存储阵列的访问命令的实施。6.如权利要求5所述的存储器装置，其特征在于，在出现外部存储器控制器和其它存储器装置之间的事务处理的时间周期内，所述刷新逻辑对存储阵列内的行实施刷新操作。7.如权利要求3所述的存储器装置，其特征在于，所述刷新逻辑等待来自外部存储器控制器的信号以识别停滞时间，在该停滞时间中外部存储器控制器将不发送涉及存储阵列的命令，为刷新逻辑提供了机会来对存储阵列内的行实施刷新操作而不延迟涉及存储阵列的访问命令的实施。8.如权利要求3所述的存储器装置，其特征在于，所述刷新逻辑对第一存储器总线监控第一存储器总线的掉电的出现，为刷新逻辑提供了机会来机会主义地对存储阵列内的行实施刷新操作而不延迟涉及存储阵列的访问命令的实施。9.一种接口缓冲器，包括对由组织为行阵列的多个存储器单元构成的存储阵列的本地接口；第一接口，它将存储阵列耦合到第一存储器总线以便将所述存储阵列耦合到外部存储器控制器，其中所述第一存储器总线提供第一接口和外部存储器控制器之间的点对点连接；第二接口，它将所述存储阵列耦合到第二存储器总线以便将所述第二接口耦合到另一接口缓冲器从而通过接口缓冲器将另一存储阵列耦合到外部存储器控制器，其中所述第二存储器总线提供第二接口和其它接口缓冲器之间的点对点连接；以及刷新逻辑，用于在涉及存储阵列的第一存储器总线上没有由外部存储器控制器实施的事务处理的时间周期内对存储阵列内的行实施刷新操作。10.如权利要求9所述的接口缓冲器，其特征在于，所述接口缓冲器由至少一个集成电路构成，所述存储阵列由至少一个集成电路构成，且构成接口缓冲器的至少一个集成电路和构成存储阵列的至少一个集成电路两者包括接口缓冲器和至少一个包括了存储阵列的集成电路，且两者都被附着到一电路板上以构成存储器装置。11.如权利要求10所述的接口缓冲器，其特征在于，当所述存储器装置被耦合到附着了外部存储器控制器的另一电路板时，所述第一接口耦合到第一存储器总线且所述第二接口耦合到第二存储器总线。12.如权利要求9所述的接口缓冲器，其特征在于，都用按分组传送的数据产生所述外部存储器控制器和第一接口之间的数据传递和所述第二接口和其它接口缓冲器之间的数据传递两者。13.如权利要求9所述的存储器装置，其特征在于，所述刷新逻辑监控第一存储器总线上的活动以识别停滞时间，在该停滞时间中不从涉及所述存储阵列的第一存储器总线接收命令，为刷新逻辑提供了机会来机会主义地对所述存储阵列内的行实施刷新操作而不延迟涉及存储阵列的访问命令的实施。14.如权利要求13所述的存储器装置，其特征在于，在出现外部存储器控制器和其它存储器装置之间的事务处理的时间周期内，所述刷新逻辑对存储阵列内的行实施刷新操作。15.如权利要求9所述的存储器装置，其特征在于，所述刷新逻辑等待来自外部存储器控制器的信号以识别停滞时间，在该停滞时间中外部存储器控制器将不发送涉及存储阵列的命令，为刷新逻辑提供了机会来对存储阵列内的行实施刷新操作而不延迟涉及存储阵列的访问命令的实施。16.如权利要求9所述的存储器装置，其特征在于，所述刷新逻辑对第一存储器总线监控第一存储器总线的掉电的出现，为刷新逻辑提供了机会来机会主义地对存储阵列内的行实施刷新操作而不延迟涉及存储阵列的访问命令的实施。17.一种存储器系统，包括存储器控制器；第一存储器总线，它耦合到所述存储器控制器；第一存储器装置，它具有由被组织为行的多个存储器单元构成的第一存储阵列以及第一存储器装置内与第一存储器阵列耦合的第一接口缓冲器，其中所述第一接口缓冲器提供第一接口，其中第一存储器装置通过该第一接口耦合到形成存储器控制器和第一接口之间的点对点连接的第一存储器总线，第二接口，以及第一刷新逻辑，其中该第一刷新逻辑用于在涉及第一存储阵列的第一存储器总线上不存在由存储器控制器实施的事务处理的时间周期内对第一存储阵列内的行实施刷新操作；第二存储器总线，它耦合到实施第二接口；以及第二存储器装置，它具有由被组织为行的多个存储器单元构成的第二存储阵列和所述第二存储器装置内耦合到第二存储阵列的第二接口缓冲器，其中所述第二接口缓冲器提供第三接口，其中第二存储器装置通过该第三接口耦合到形成第三接口和第二接口之间的点对点连接的第二存储器总线，以及第二刷新逻辑，其中该第二刷新逻辑用于在涉及第二存储阵列的第二存储器总线上不存在由存储器控制器实施的事务处理的时间周期内对第二存储阵列内的行实施刷新操作。18.如权利要求17所述的存储器系统，其特征在于，第一接口缓冲器通过不涉及第一存储阵列的第一和第二存储器总线之间的总线活动。19.如权利要求18所述的存储器系统，其特征在于，用按分组传输的数据产生存储器控制器和第一接口之间的数据传递以及第二接口和第三接口之间的数据传递两者。20.如权利要求17所述的存储器系统，其特征在于，所述第一刷新逻辑监控第一存储器总线上的活动以识别停滞时间，在该停滞时间中不从涉及所述第一存储阵列的第一存储器总线接收命令，为第一刷新逻辑提供了机会来机会主义地对所述第一存储阵列内的行实施刷新操作而不延迟涉及第一存储阵列的访问命令的实施。21.如权利要求20所述的存储器系统，其特征在于，在出现存储器控制器和第二存储阵列之间的事务处理的时间周期内，所述第一刷新逻辑对第一存储阵列内的行实施刷新操作。22.如权利要求20所述的存储器系统，其特征在于，所述第二刷新逻辑监控第二存储器总线上的活动以识别停滞时间，在该停滞时间中不从涉及所述第二存储阵列的第二存储器总线接收命令，为...
【专利技术属性】
技术研发人员：RM艾利斯，KS贝恩斯，CB弗里曼，JB哈尔波特，NS坎得卡尔，MW威廉姆斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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