可与被安装的多个存储电路的容量对应地进行冗余置换的自解析的半导体集成电路装置制造方法及图纸

本发明专利技术的课题是，对于多个ＤＲＡＭ芯（１００．１～１００．ｎ）共同地设置内建自测试电路（３００）和内建冗余解析电路（４００）。内建冗余解析电路（４００）根据来自内建自测试电路（３００）的地址信号和有缺陷存储单元的检测结果，决定应该用各多个预备存储单元行和预备存储单元列置换的有缺陷地址。内建冗余解析电路（４００）根据成为测试对象的ＤＲＡＭ芯的容量，限制存储有缺陷地址的地址存储电路的有效使用区域。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路装置，特别是涉及安装进行半导体存储器的试验用的测试电路的半导体集成电路装置的结构。
技术介绍
大部分的半导体存储器具备预备的存储单元，在正规的存储单元的一部分中存在有缺陷的存储单元的情况下，将该有缺陷部分与预备的存储单元置换，可进行有缺陷芯片的补救。另一方面，例如在要求图像处理等、特别是高速的数据处理的领域中，在同一芯片上对半导体存储器和对在该半导体存储器中已存储的数据进行运算处理用的逻辑电路进行了集成化。这是为了通过用宽度宽的总线来连接半导体存储器、例如动态随机存取存储器(以下、称为DRAM)的电路部分(以下，称为DRAM芯)与逻辑电路之间而且使两者的电路接近来使数据授受实现高速化、可进行更高速的运算处理。图43是说明对于对这样的DRAM芯8010、逻辑电路8020进行了集成化的半导体集成电路装置8000的测试工作用的概略框图。参照图43，在半导体集成电路装置8000中，为了使用外部测试器8100进行检测DRAM芯部分的有缺陷位用的测试，还设置了进行DRAM芯8010与外部测试器8100的数据授受的测试接口部8030。假定利用例如具有256位的宽度的内本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，其特征在于：具备多个存储电路（１００．１～１００．ｎ），各上述存储电路包括：包含多个正规存储单元的正规存储单元阵列（ＲＭＡ）；包含多个预备存储单元行（ＳＲ）和预备存储单元列（ＳＣ）的预备存储单元阵列； 以及冗余置换测试电路，在上述多个存储电路中共同地被设置，用来决定应置换补救的有缺陷地址，上述冗余置换测试电路包含：自测试电路（３００），用来生成依次选择上述存储单元用的上述地址信号，根据从上述存储单元读出的数据与期待值数据的比较 结果，进行有缺陷存储单元的检测；以及冗余解析电路（４００），用来根据来自上述自测试电路的上述...

【技术特征摘要】
JP 2001-5-22 152147/01;JP 2001-2-14 37267/011.一种半导体集成电路装置，其特征在于具备多个存储电路(100.1～100.n)，各上述存储电路包括包含多个正规存储单元的正规存储单元阵列(RMA)；包含多个预备存储单元行(SR)和预备存储单元列(SC)的预备存储单元阵列；以及冗余置换测试电路，在上述多个存储电路中共同地被设置，用来决定应置换补救的有缺陷地址，上述冗余置换测试电路包含自测试电路(300)，用来生成依次选择上述存储单元用的上述地址信号，根据从上述存储单元读出的数据与期待值数据的比较结果，进行有缺陷存储单元的检测；以及冗余解析电路(400)，用来根据来自上述自测试电路的上述地址信号和上述有缺陷存储单元的检测结果，决定用各上述多个预备存储单元行和预备存储单元列应置换的有缺陷地址，上述冗余解析电路(400)具有地址存储电路(4000)，用来存储与上述有缺陷存储单元对应的有缺陷地址；驱动电路(4020，4030)，用来根据上述多个存储电路中成为测试对象的存储电路的容量，限制上述地址存储电路的有效的使用区域，进行对上述地址存储电路的数据存储；以及判定电路(4100.1～4100.b)，根据在上述地址存储电路中保持的上述有缺陷地址，判定是否用某个上述多个预备存储单元行和预备存储单元列来置换，上述地址存储电路有选择地存储依次检测出的有缺陷地址中的与已经存储了的有缺陷行地址和有缺陷列地址的任一个都不同的有缺陷地址。2.如权利要求1中所述的半导体集成电路装置，其特征在于上述地址存储电路包含排列成行列状的多个联想存储型单元。3.如权利要求2中所述的半导体集成电路装置，其特征在于上述判定电路包含多个置换判定部(4100.1～4100.6)，上述多个置换判定部(4100.1～4100.6)与在上述多个存储电路中包含最大个数的上述预备存储单元行和预备存储单元列的存储电路中依次用上述预备存储单元行和预备存储单元列来置换包含上述有缺陷存储单元的正规存储单元行或正规存储单元列的步骤的顺序的组合的每一个对应地设置，各上述置换判定部具有置换顺序判定电路(4200～4208，FF1)，用来判定到上述置换步骤中的最终步骤为止，上述有缺陷存储单元的置换是否结束；以及判定步骤限制电路(SEL1)，用来根据上述多个存储电路中成为测试对象的存储电路中包含的上述预备存储单元行和预备存储单元列的个数，设定是否将上述置换步骤中的某个步骤定为上述最终步骤。4.如权利要求1中所述的半导体集成电路装置，其特征在于上述多个存储电路中包含的预备存储单元行中的最大个数的预备存储单元行是m个(m自然数)，上述多个存储电路中包含的预备存储单元列中的最大个数的预备存储单元列是n个(n自然数)，上述判定电路包含多个置换判定部(4100.1～4100.6)，上述多个置换判定部(4100.1～4100.6)与将上述m个预备存储单元行和上述n个预备存储单元列与包含上述有缺陷存储单元的正规存储单元行或正规存储单元列依次置换的步骤的顺序的组合的每一个对应地设置，上述地址存储电路包含分别与上述多个置换判定部对应地设置的、可存储上述有缺陷地址中的m个有缺陷行地址的个数的第1存储单元列(MCR11～MCR62)；以及分别与上述多个置换判定部对应地设置的、可存储上述有缺陷地址中的n个有缺陷列地址的个数的第2存储单元列(MCC11～MCC62)，各上述置换判定部在检测出行地址或列地址的任一个与已经存储了的上述有缺陷行地址或上述有缺陷列地址都不同的有缺陷存储单元时，按照对应的步骤的顺序激活对应的上述第1存储单元列和上述第2存储单元列。5.如权利要求4中所述的半导体集成电路装置，其特征在于上述第1存储单元列和上述第2存储单元列的每一个包含多个联想存储型单元。6.如权利要求5中所述的半导体集成电路装置，其特征在于上述驱动电路包含多个第1位线对，在多个上述第1存储单元列中共同地被设置，用来传递上述有缺陷地址；第1位线驱动电路(4020)，根据与成为上述测试对象的存储电路的容量对应的行地址的位数，对上述多个第1位线对中与上述行地址的位数相当的个数的第1位线对传递有缺陷行地址，对剩下的第1位线对传递固定电位电平；多个第2位线对，在多个上述第2存储单元列中共同地被设置，用来传递上述有缺陷地址；以及第2位线驱动电路(4030)，根据与成为上述测试对象的存储电路的容量对应的列地址的位数，对上述多个第2位线对中与上述列地址的位数相当的个数的第2位线对传递有缺陷列地址，对剩下的第2位线对传递固定电位电平。7.如权利要求5中所述的半导体集成电路装置，其特征在于各上述置换判定部具有多个逻辑门(4200～4208)，与上述置换步骤的各步骤对应地被设置，在检测出行地址或列地址的任一个与已经存储了的上述有缺陷行地址或上述有缺陷列地址都不同的有缺陷存储单元时，分别输出用来激活向以对应的步骤的顺序对应的上述第1存储单元列和上述第2存储单元列的写入工作的多个激活信号；以及判定步骤限制电路(SEL1)，用来根据上述多个存储电路中成为测试对象...

【专利技术属性】
技术研发人员：大谷顺，大石司，日高秀人，河越知也，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]