DRAM及访问方法技术

一种ＤＲＡＭ及可以获得随机行访问的高数据率的访问ＤＲＡＭ的方法。通过从多个主字线（１４）中选择一个，从５１２个子字线（１６）中选择８个子字线（１６），由一个子字线（１６）选取信号和一个激活信号选择一个子字线（１６）。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及在DRAM中，通过将访问限定于分割的多个块，锁定其行地址、激活读出放大器，再一直到回写后的预充电(precharge)，全部通过此块内的电路产生的信号进行控制，使得就像有非常多的存储体那样的使访问成为可能的方法，本专利技术涉及在随机行访问中获得高数据传输率的DRAM及访问方法。
技术介绍
DRAM与MPU等相比速度较慢，这成为提高计算机的性能的很大的障碍。特别是在行地址连续改变的动作(随机行访问)中，除了访问时间长，前面的访问的预充电也需要时间，DRAM的动作变得太慢。为了尽量防止随机行访问，作为最近的高性能DRAM的SDRAM(同步DRAM)、SDRAM DDR(SDRAM双数据速率)、Rambus等全部都设置有存储体。为使DRAM高速化，在程序和存储器的映射上下功夫以便访问同一页面内的列地址。但是，在各个程序之间，这样的事情办不到，结果一定要访问其它行地址。通过设置存储体，如果下一个行地址是在与现在访问的行的不同的另一个存储体，不对此现在访问中的行进行预充电，而开始对下一个行地址进行访问。所以，如果前一个脉冲串结束，同时下一个的脉冲串开始，数据总线没有时间上的空闲而可以进行高速处理。这样，为了使存储体无冲突地从一个移动到另一存储体，必须大大增加存储体的数目。对于每个存储体都需要Active、Precharge、Read、Write信号及对此信号的控制。因为设置多个存储体会增大芯片尺寸，在SDRAM中只设置4个存储体。Rambus，通过加大芯片尺寸，72Mb的为16个存储体，144Mb的为32个存储体。在Rambus的场合，因为周期时间长和跨过共享读出放大器的结构，一次行访问实质上占有3个存储体，因此如后所述，如果将存储体的数目增加到32个，芯片尺寸会加大到很大，但效果也很小。所以，现状是无论哪一种DRAM，对于随机行访问都做不到高数据传输率。下面将上述的内容以128Mb(8Mb×16)的同一硬件为例予以详细说明。如图3所示，在现有的SDRAM 40的场合，是4个存储体，1个存储体相当于32Mb，这些是独立的块。在一次行访问中，8Kb的读出放大器激活。一根位线与512根字线正交横切。所以，这是将512×8K＝4Mb的单元阵列组成的块激活。32Mb的一个存储体内有8个块。按照这种设计，不能访问同一块内的其他行地址。不过，实际上在同一个4Mb的块内绝对不能访问的行地址只有511根字线。不共有读出放大器的其他7块的字线即使是同一存储体，实际可以访问。尽管如此，之所以不将这一块单位做成为存储体，是因为如果存储体多，存储体的控制的复杂性和信号线的增加导致芯片尺寸会变大之故。由于从每个存储体发出的16根数据线是与16个I/O焊盘(pad)相连接，如果增加存储体，对I/O焊盘的布线会增加。另一方面，Rambus42的存储体是由共有读出放大器的512根的字线所包围的4Mb的块单位构成的，在整个芯片上有32个存储体，比SDRAM多。为了避免数据线混杂，如图4所示，结构采用垂直堆积结构，但由于各存储体的控制信号多，芯片尺寸的增大不可避免。另外，因为再增加存储体会使页缩短而使页缺失的几率增加，就必须增加激活的存储体数目。然而，因为新的行访问可以利用的存储体变少，导致存储体冲突的几率增加，从而增加存储体数目的重要的目的，即削减存储体冲突不能达到。所以，如果增加存储体数目而保持多数存储体为不激活，存储体冲突的几率下降，但页的命中率会下降。这样，在页模式中期待高命中率和在存储体多的情况下避免存储体冲突是互相矛盾的特性，无论增加还是减少存储体数目，性能都不会有很大提高。要以存储体数目解决页缺失和存储体冲突两个问题本质上就是无理的。于是，本专利技术提供一种在随机行访问中可以获得高数据传输率的DRAM及DRAM访问方法。
技术实现思路
本专利技术的DRAM包含以存储数据的多个段构成的块，在多根子字线内选择规定根数的子字线的主字线，在上述多个段内选择一个和在规定根数的子字线内选择一根的角块，上述角块的构成包括发送在上述规定根数的子字线内选择一根的信号的多根全局Z线，发送选择段的信号的段选择线，连接子字线和段选择线的NAND电路，以及利用该NAND电路发出的规定信号动作的多个锁定电路。本专利技术的访问方法是一种将一个块利用段译码器分割为多个，从该块内的多根子字线中选择所需要的子字线的DRAM的访问方法，其构成包括通过激活主字线从上述多根子字线中选择规定根数的子字线的步骤；通过在角块内包含的多根全局Z线内激活所需要的全局Z线和段选择线，激活包含在该角块的多根局域Z线内的与该所需要的全局Z线相对应的多根局域Z线的步骤；以及从上述规定根数的子字线中选择与已经激活的上述局域Z线相对应的子字线的步骤。附图说明图1为示出本专利技术的DRAM的结构的示图。图2为分四个阶段示出图1的DRAM的结构的示图。图3为示出现有的SDRAM的结构的示图。图4为示出现有的RAMBUS的结构的示图。具体实施例方式下面根据附图对本专利技术的DRAM及访问方法的实施方式予以说明。图1所示的本专利技术的DRAM 10是以在随机行访问中的无缝(无缝)动作为目标的存储器为基础，由于不使用页模式，不需要页长。在理想情况下，只要读出放大器(SA)的数目对脉冲串的长度足够就可以了。因此，可以使极小的块12激活和具有多个块12，不考虑页命中及缺失，只以存储体冲突减少为目的，通过尽量增加块12的数目，可达到提高随机行访问的性能。为防止数据线的混杂，DRAM10是一个将16根的I/O分割为四部分，从分割为32Mb的阵列15取出4个I/O的结构。DRAM10的块12具有将512根字线和512根位线对配置成为矩阵形状并在各个格子中存储数据的单元。块12，可存储512×512＝256Kb的数据。由于阵列15是32Mb，一个阵列15的块12的数为128个。图2示出一个256Kb的块12的结构。块12，由行(Row)的段译码器(Segment Row Decoder)20分割为4个段21。块12内的512根位线对(Bit Line Pairs)18，利用行的段译码器20进行四等分。从穿过1024根位线对(Bit Line Pairs)18的一根主字线(Main Word Line)14选择由8个Polycide构成的子字线16，从这8个之中选择一个。在一个块12中，主字线(Main Word Line)14为64根。Polycide构成的子字线16，跨过256根位线对18配置于段译码器20的左右两端。在一个段译码器20中，在4根内选择一根子字线16。图2的右端是段译码器20及角块(CB)24的电路结构。角块24包含发送在4根子字线16内选择一根子字线16的信号的全局Z线26，发送作为选择段21的信号的激活信号的段选择线28，4个NAND电路30，以及锁定电路32。此外，还包含输入复位信号的复位线36。在行的段译码器20中，包含与锁定电路32相连接的4根局域Z线34。在4根局域Z线34内，通过使一根局域Z线34激活，选择与局域Z线34相连接的子字线16。在各段21中，设置有读出放大器(SA)23。下面对子字线16的选择方法，即本专利技术的DRAM 10的访问方法予以说明。通过选择主字线14，选择8根子字线1本文档来自技高网...

【技术保护点】
一种ＤＲＡＭ，其中包含以存储数据的多个段构成的块，在多根子字线内选择规定根数的子字线的主字线，在上述多个段内选择一个和在规定根数的子字线内选择一根的角块，上述角块的构成包括：发送在上述规定根数的子字线内选择一根的信号的多根全 局Ｚ线，发送选择段的信号的段选择线，连接子字线和段选择线的多个ＮＡＮＤ电路，以及利用该ＮＡＮＤ电路发出的规定信号动作的多个锁定电路。

【技术特征摘要】
JP 2001-3-29 95368/20011.一种DRAM，其中包含以存储数据的多个段构成的块，在多根子字线内选择规定根数的子字线的主字线，在上述多个段内选择一个和在规定根数的子字线内选择一根的角块，上述角块的构成包括发送在上述规定根数的子字线内选择一根的信号的多根全局Z线，发送选择段的信号的段选择线，连接子字线和段选择线的多个NAND电路，以及利用该NAND电路发出的规定信号动作的多个锁定电路。2.如权利要求1所述的DRAM，其构成还包括与上述电路相连接并由该锁定电路的动作激活的局域Z线。3.如权利要求1或2所述的DRAM，其中角块的构成包括生成用来驱动上述读出放大器的设置点的信号的电路。4.如权利要求3所述的DRAM，其中角块的构成包...

【专利技术属性】
技术研发人员：砂永登志男，渡边晋平，川浩二，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]