识别MRAM中的脆弱比特的方法和电路技术

测试具有至少两个电阻状态的存储器（１０、６０）。在一种方式中，该存储器包括具有连接到存储单元（１４、６４）的电流电极的第一晶体管（１６、６８）和具有连接到参考存储单元（２８、７４）的电流电极的第二晶体管（２６、６６）。第一晶体管的控制电极根据测试控制信号接收第一参考电压或者第二参考电压。第二晶体管的控制电极接收第一参考电压。在测试模式下，在用一个电阻状态对存储单元编程后，将第二参考电压（不同于第一参考电压）提供给第一晶体管。然后读所述存储单元以判断存储器是否读出了前面所编程的电阻状态。在一种实施例中，该测试模式可以用来识别存储器中的脆弱比特。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总体上涉及半导体电路，尤其涉及半导体存储电路。
技术介绍
具有至少两个不同的电阻状态的半导体存储器的一种形式是磁阻随机存取存储器(此后称为“MRAM”)。在读取MRAM单元时的关键因素是MRAM单元中的隧道结的电阻。由于在存储器阵列中有大量的存储单元，由于制造工艺的变化，会有一个阻值的分布。如果隧道结的电阻太高，在低电阻状态的比特(位)看起来会像是处在高电阻状态。另一方面，如果隧道结的电阻太低，则处于高电阻状态的比特看起来会像是在低电阻状态。如果这种错误的出现前后一致，则普通的存储器检测会检测到这种问题。但是，如果一个比特的阻值在边界上(称其为“脆弱比特”)，则有时候能够正确读出该比特，有时候则不能正确读出，这是因为在测试过程中的噪声的缘故。这种变化会导致存储器存在这样的问题在生产测试中通过了，但是在系统中使用时不规律地失效。由于脆弱比特的存在早已记载在有关存储器的文献中，过去对DRAM、SRAM和闪存已经提出了许多测试方法。美国专利4,468,759(题为″Testing Method and Apparatus for DRAM″，Roger Kung等)是用于DRAM的测试方法的一个例子。Kung公开了伪DRAM单元上的存储电压的调节，该存储电压用作检测脆弱比特的读出参考。将该电压对1上升，对0下降。相反，MRAM存储的不是电压而是磁状态。Fong的美国专利5,537,358(题为″Flash Memory having AdaptiveMemory and Method″)使用参考比特上的电压变化来补偿脆弱比特。美国专利6,105,152(题为″Devices and Method for Testing CellMargin of Memory Devices″，Kevin Duesman等)是用于识别脆弱比特的存储器测试方法的另一个例子。在这个例子中，在测试期间，将定时信号的开始时间、持续时间或者电平中的至少一个改变到规定范围之外，导致边界存储单元失效。这种技术不直接控制或者揭示脆弱比特的失效在什么点发生。附图说明下面举例说明本专利技术。本专利技术不受附图的限制，附图中相同的标记表示相同的部件。附图中图1图解了具有用于识别脆弱比特的电路的存储器的一部分的示意图；图2图解了根据本专利技术，识别存储器中的脆弱比特的方法的流程图；图3图解了具有用于识别脆弱比特的电路的存储器的一部分的另一个实施例的示意图；图4图解了图1的存储器的另一个实施例的示意图；图5图解了图3的存储器的另一个实施例的示意图；图6图解了用在图1、3、4和5中的参考电路的另一个实施例的示意图。本领域的普通技术人员知道，图中的元件的描绘方式只不过是为了清楚和简明起见，不一定是按照比例绘制的。例如，图中的某些元件相对于其它元件可能被夸大了，以有助于增进对本专利技术的实施例的理解。具体实施例方式图1图解了具有用于识别脆弱比特的电路的存储器10。存储器10是具有多个单元的存储器，每一个单元具有至少两个不同的电阻状态。一个具有电阻RR的存储器参考电路12与具有电阻RB的待测存储器比特单元14结合使用。存储器比特单元14的第一端子如虚线所示连接到第一参考电压端子，用于接收一个电压VSS。存储器比特单元14的第二端子如虚线所示连接到第一电流电极，该电流电极是一个N沟道晶体管16的源极的形式。这里所描绘的与存储单元相关的所有虚线表示使用行和列选择电路(未图示)来将存储单元连接在VSS和读出放大器之间，读出放大器由N沟道晶体管16、P沟道晶体管20、P沟道晶体管22以及N沟道晶体管26构成。晶体管16具有第二电流电极，该第二电流电极是连接到晶体管20的漏极的漏极的形式。晶体管20具有连接到电源电压端子的源极，用于接收电压VDD。晶体管20的一个栅极在节点24连接到晶体管22的一个栅极，该节点24提供作为参考输出信号的Reference Out信号。晶体管22的一个源极连接到VDD端子。晶体管22的一个漏极连接到晶体管26的一个漏极以及晶体管22的一个栅极。晶体管26的一个栅极连接到参考电路13中的一个节点31，用于接收第一参考电压VREF1。晶体管26的一个源极连接到具有电阻RR的参考存储单元28的第一端子。该参考存储单元28的第二端子连接到VSS电压端子。作为晶体管16的栅极的控制电极在节点30连接到参考电路13的参考选择电路18的参考信号。参考选择电路18的第一输入接收第一参考电压VREF1，参考选择电路18的第二输入接收第二参考电压VREF2。参考选择电路18的控制输入端接收测试控制(TEST CONTROL)信号。该测试控制信号最好可以取第一值或者第二值，分别用于选择VREF1和VREF2参考电压。在普通操作模式下，将测试控制信号设定为使得VREF1电压输入被施加于节点30。这样，晶体管16和26的栅极被施加相同的电压。假定晶体管16和26具有相同的物理尺寸，具有大的栅极宽度/长度比，使得栅极/源极电压可以被近似为晶体管16和26的阈值电压。那么，比特电阻RB和参考电阻RR在它们的端子之间具有大致相同的电压。比特电阻RB具有低电阻状态和高电阻状态。参考电阻RR具有一个在RB的高电阻状态和低电阻状态之间的中间电阻。RR上的电压产生一个电流IR，该电流通过晶体管26到达节点24，并通过晶体管22。作为晶体管22以二极管方式连接的结果，由晶体管22传导的该电流IR确定了晶体管22的栅极和漏极上的电压。晶体管20被连接以镜像反射由晶体管22传导的电流IR。假设比特电阻RB在低电阻状态，则通过存储单元14和晶体管16的比特电流IB会大于通过参考单元28的电流IR。净结果是BITOUT(比特输出)上的电压会低于REFERNECE OUT(参考输出)上的电压，表示低电阻状态。类似地，假设比特电阻RB在高电阻状态，则通过存储单元14和晶体管16的比特电流IB会小于通过参考单元28的电流IR。净结果是BIT OUT(比特输出)上的电压会高于REFERNECE OUT(参考输出)上的电压，表示高电阻状态。由于工艺的变化，比特电阻会变化。低电阻状态的某些比特的电阻值会稍稍小于或者等于参考值，从而通过标准测试。类似地，其它一些高电阻状态的比特的电阻值可能会接近或者稍稍大于参考电阻，从而勉强通过标准测试。为了筛选出这些脆弱比特，测试控制信号能够实现一种测试模式，使得参考选择电路18向节点30提供VREF2。合适的VREF2值会使得脆弱比特失效。存储单元14可能具有接近参考电阻值的低态电阻值，使得IB只是稍稍大于IR。施加小于VREF1的VREF2会降低IB，从而，脆弱比特的IB会小于IR，从而使脆弱比特失效。类似地，存储单元14可能具有接近参考电阻值的高态电阻值，使得IB只是稍稍大于IR。施加大于VREF1的VREF2会增大IB，从而，脆弱比特的IB会大于IR，从而使脆弱比特失效。图2所示为上述测试模式的流程图。在开始步骤40之后，在步骤42将一个低态值写入测试比特RB。在步骤44，通过选择预定的测试参考电压VREF2(其在幅度上小于VREF1)来测试测试比特RB。如果比特输出(BIT OUT)信号是逻辑高电平，则在步骤46判定存储单元14的比特电阻不本文档来自技高网...

【技术保护点】
一种具有至少两种电阻状态的存储器，包括：存储单元；第一参考存储单元；参考电压选择电路，其具有接收第一参考电压的第一输入、接收第二参考电压的第二输入以及接收控制信号的第三输入，以及根据所述控制信号提供所述第一参考电压或 者第二参考电压之一的输出；第一导电类型的第一晶体管，其具有连接到所述存储单元的第一电流电极，第二电流电极，以及连接到所述参考电压选择电路的输出、用以接收所述第一参考电压或者第二参考电压之一的控制电极；第二导电类型的第二晶体管 ，其具有连接到所述第一晶体管的第二电流电极的第一电流电极，连接到第一电压端子的第二电流电极，以及控制电极；第一导电类型的第三晶体管，其具有连接到所述第一参考存储单元的第一电流电极，连接为接收所述第一参考电压的控制电极，以及第二电流电 极；以及第二导电类型的第四晶体管，其具有连接到所述第三晶体管的第二电流电极的第一电流电极，连接到第四晶体管的第一电流电极和第二晶体管的控制电极的控制电极，以及连接到所述第一电压端子的第二电流电极。

【技术特征摘要】
US 2002-9-26 10/255,3031.一种具有至少两种电阻状态的存储器，包括存储单元；第一参考存储单元；参考电压选择电路，其具有接收第一参考电压的第一输入、接收第二参考电压的第二输入以及接收控制信号的第三输入，以及根据所述控制信号提供所述第一参考电压或者第二参考电压之一的输出；第一导电类型的第一晶体管，其具有连接到所述存储单元的第一电流电极，第二电流电极，以及连接到所述参考电压选择电路的输出、用以接收所述第一参考电压或者第二参考电压之一的控制电极；第二导电类型的第二晶体管，其具有连接到所述第一晶体管的第二电流电极的第一电流电极，连接到第一电压端子的第二电流电极，以及控制电极；第一导电类型的第三晶体管，其具有连接到所述第一参考存储单元的第一电流电极，连接为接收所述第一参考电压的控制电极，以及第二电流电极；以及第二导电类型的第四晶体管，其具有连接到所述第三晶体管的第二电流电极的第一电流电极，连接到第四晶体管的第一电流电极和第二晶体管的控制电极的控制电极，以及连接到所述第一电压端子的第二电流电极。2.如权利要求1所述的存储器，还包括第二参考存储单元；第一导电类型的第五晶体管，其具有连接到所述第二参考存储单元以及所述第三晶体管的第一电流电极的第一电流电极，连接到第三晶体管的控制电极的控制电极，以及第二电流电极；以及第二导电类型的第六晶体管，其具有连接到第五晶体管的第二电流电极的第一电流电极，连接到第四晶体管的控制电极的控制电极，以及连接到所述第一电压端子的第二电流电极。3.如权利要求2所述的存储器，其中，所述存储单元可被编程为高电阻状态或者低电阻状态，所述第一参考存储单元被编程为高电阻状态，所述第二参考存储单元被编程为低电阻状态。4.如权利要求1所述的存储器，其中，当所述控制信号具有第一值时，所述参考电压选择电路将所述第一参考电压提供给第一晶体管的控制电极，当所述控制信号具有第二值时，所述参考电压选择电路将所述第二参考电压提供给第一晶体管的控制电极。5.如权利要求1所述的存储器，其中，所述存储单元可被编程为高电阻状态或者低电阻状态，所述第一参考存储单元被编程为预定电阻。6.如...

【专利技术属性】
技术研发人员：约瑟夫J纳哈斯，托马斯W安德，布拉德利J加尼，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]