DRAM感测放大器的偏置感测制造技术

在ＤＲＡＭ器件内设置电压耦合／去耦合器件，以改善感测放大器的偏置感测，并因此而改善刷新性能。电压耦合／去耦合器件使偏置电压耦合到与感测放大器相连的相应数字线，或者从与感测放大器相连的相应数字线去耦合电压。通过使电压耦合到数字线或者从数字线去耦合电压，可以增加刷新操作之间的时间间隔。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及DRAM(动态随机存取存储器)感测放大器内的偏置感测方法。更具体地说，本专利技术涉及改善DRAM器件的刷新性能。
技术介绍
因为DRAM存储单元存在电荷泄漏，所以在给定的DRAM器件的每个存储单元内，感测放大器器件感测(或者采样)和恢复电荷。为了感测和恢复与特定数字线相连的存储单元的电荷，感测放大器将“基准”数字线上的偏置电压与连接到被存取(即，被读的)的存储单元的数字线上的偏置电压进行比较。如果将逻辑“1”存储到存取存储单元电容器，则在对该电容器进行存取时，与数字线共享电容器内存储的电荷。这样使存储单元数字线上的电压相对于基准数字线偏置电压稍许升高。该感测放大器检测到该电压变化，然后，对存储单元数字线施加适当电压(例如，Vcc)，以使该存储单元重新充电，并使它恢复满电平电荷。如果将逻辑“0”存储到该存储单元电容器，则在对该电容器进行存取时，该电容器内缺乏存储的电荷导致某些电荷出现在与该存储单元共享的偏置数字线上。这样使存储单元数字线上的电压相对于偏置基准数字线稍许降低。该感测放大器检测到该电压变化，然后，对存储单元数字线施加地(GND)信号，以使该存储单元完全放电(即，逻辑“0”)。在存储单元内感测(sensing)(即，读)与恢复电荷之间的刷新时间或间隔局限于对基准数字线施加的偏置电压电平。例如，在限定的时间间隔(刷新时间)之后，感测保持表示逻辑“1”的电荷的DRAM存储单元。然后，感测放大器确定逻辑“1”存储在该存储单元内，并使其电荷恢复到满值。然而，如果该刷新时长太长，则存储在该存储单元内的电荷降低得太多。在出现这种情况时，该感测放大器错误地确定，在该存储单元内存储了逻辑“0”。因此，不使存储单元的电荷恢复到其满值(即，逻辑“1”)。因此，对于存储逻辑“1”的存储单元，必须在感测的存储单元数字线上的电压降低到低于基准数字线偏置电压之前，开始该刷新时间。否则，该DRAM器件错误地检测到逻辑“0”。为了避免出现这种情况，必须缩短刷新时间之间的时间间隔。然而，缩短刷新时间之间的间隔，又不希望地增加了该DRAM器件内的功率耗散。由于尽管其物理尺寸在减小，但是DRAM存储阵列的存储容量在升高，所以这就越来越成为问题。因为在存储单元内设置了电荷降低的增大余量，所以通过降低基准数字线偏置电压，可以增加刷新操作(刷新时间)之间的时间间隔。我们知道，通过在DRAM存储器件的数字线上包括伪存储单元，可以降低任何特定基准数字线上的偏置电压，从而改善刷新性能。通过降低该偏置电压(阈值电平)，降低了检测到逻辑“1”的可能性(提高了可靠性)，因此，延长了刷新操作之间的需要时间。然而，包括伪单元不能有效利用制造面积，特别是，考虑到随着存储容量的增加，DRAM阵列器件变得更小的趋势，这尤其是不希望的。鉴于上述原因，要求提供通过改变感测操作使用的阈值电压或偏置电压，改善刷新性能的DRAM存储器件。
技术实现思路
本专利技术的一个目的是提供通过改变感测操作使用的阈值电压或偏置电压，改善刷新性能的DRAM存储器件。根据本专利技术，提供了一种DRAM器件，它具有多个数字线和多个感测放大器，其中每个感测放大器分别连接到一对相连数字线。每对相连数字线分别包括第一数字线和第二数字线。该DRAM器件还包括第一电压耦合/去耦合器件，其输出端连接到第一数字线；以及第二耦合/去耦合器件，其输出端连接到第二数字线。第一电压耦合器件使电压电容耦合到第一数字线，而第二电压耦合器件从第二数字线电容去耦合第二电压，其中第一数字线是“活动”数字线，而第二数字线是“基准”数字线。根据本专利技术，该实施例最好如下操作电偏置电压施加到第一和第二数字线。在存储单元内存取电荷，使得在存储单元与第一数字线之间共享电荷，产生第一数字线偏置电压。存取存储单元后，从第二数字线电容去耦合电压，从而降低偏置电压。然后，启动DRAM感测放大器，以使存储单元内的电荷恢复到其指定的电荷值(逻辑“1”或逻辑“0”)。根据本专利技术的第二实施例具有第一和第二数字线、第一和第二晶体管、感测放大器以及第一和第二电压耦合/去耦合器件。第一和第二数字线具有线接线。第一和第二晶体管分别具有第一和第二端子。第一晶体管的第二端子连接到第一数字线的线接线，而第二晶体管的第二端子连接到第二数字线的线接线。每个感测放大器分别具有第一和第二感测接线，其中第一感测接线连接到第一晶体管的第一端子，而第二感测接线连接到第二晶体管的第一端子。第一和第二电压耦合/去耦合器件分别具有输出端，其中第一耦合/去耦合器件的输出端连接到第一感测接线和第一晶体管的第一端子，而第二耦合/去耦合器件的输出端连接到第二感测接线和第二晶体管的第一端子。根据本专利技术，该第二实施例最好如下操作电压施加到第一和第二数字线。在存储单元内存取电荷，使得在存储单元与第一数字线之间共享电荷，产生第一数字线偏置电压。存取存储单元后，第一隔离晶体管被转换为导通状态，因此，第一感测接线连接到第一数字线，而且第二隔离晶体管被转换为导通状态，因此，第二感测接线连接到第二数字线。然后，第一和第二隔离晶体管被断开，因此，第一和第二感测接线与第一和第二数字线电隔离。在使感测放大器的接线与数字线隔离后，从第二感测放大器接线电容去耦合第二电压，从而降低其偏置电压。然后，启动DRAM感测放大器，以使存储单元内的电荷恢复到其指定的电荷值(逻辑“1”或逻辑“0”)。附图说明通过对下面结合附图所做的详细说明进行研究，本专利技术的上述以及其它目的和优点将更加明显，在所有附图中，同样的参考编号表示同样的部分，附图包括图1是根据本专利技术的DRAM存储电路的第一实施例的电路图；图2是根据本专利技术的耦合网络的第一实施例的电图解表示；图3是根据本专利技术的DRAM存储电路的第二实施例的电路图；图4是根据本专利技术的耦合网络的第二实施例的电图解表示；图5是示出对应于根据本专利技术的DRAM存储器感测放大器的刷新操作的各种信号电压的时序图；图6是示出根据本专利技术的存储单元的感测期间，从数字线施加的用于耦合和去耦合电压的信号电压的时序图；以及图7是包含本专利技术的系统的方框图。具体实施例方式本专利技术提供了一种改善了偏置感测的DRAM感测放大器器件。这些感测放大器包括附加器件，该附加器件可以使电压从“基准”数字线电容去耦合(capacitively decouple)，可以使电压电容耦合到“活动”数字线，也可以实现这二者。请注意，连接到存取(access)存储单元的数字线被指定为“活动”数字线。与该“活动”数字线相邻并与其共享公共感测放大器的数字线被指定为“基准”数字线。因此，根据这两个数字线中哪个连接到存取存储单元，动态改变“活动”和“基准”数字线。通过从基准数字线去耦合电压，或者通过使电压耦合到活动数字线上，或者通过既使电压耦合到这些数字线上，又从这些数字线去耦合电压，改善感测放大器的偏置(阈值)电压感测。图1示出DRAM阵列内的DRAM感测放大器电路100，其中通过一对隔离晶体管106、108，感测放大器100连接到一对相邻数字线102、104。感测放大器100通过隔离晶体管108连接到数字线104，而通过隔离晶体管106连接到数字线102。隔离晶体管108具有端子109a、109b，其中端子109b连接到数字线104，本文档来自技高网...

【技术保护点】
一种具有多个数字线和多个感测放大器的动态随机存取存储器（ＤＲＡＭ），所述感测放大器分别耦合到一对相邻所述数字线，所述一对相邻数字线分别包括第一数字线和第二数字线，所述ＤＲＡＭ包括：　　　　第一电压耦合／去耦合器件，具有连接到所述第一数字线的输出端；　　　　第二电压耦合／去耦合器件，具有连接到所述第二数字线的输出端，其中：　　　　所述第一电压耦合器件使第一电压电容连接到所述第一数字线；以及　　　　所述第二电压耦合器件从所述第二数字线去耦合第二电压。

【技术特征摘要】
US 2002-8-29 10/233,8711.一种具有多个数字线和多个感测放大器的动态随机存取存储器(DRAM)，所述感测放大器分别耦合到一对相邻所述数字线，所述一对相邻数字线分别包括第一数字线和第二数字线，所述DRAM包括第一电压耦合/去耦合器件，具有连接到所述第一数字线的输出端；第二电压耦合/去耦合器件，具有连接到所述第二数字线的输出端，其中所述第一电压耦合器件使第一电压电容连接到所述第一数字线；以及所述第二电压耦合器件从所述第二数字线去耦合第二电压。2.根据权利要求1所述的DRAM，其中所述电压耦合/去耦合器件包括电压驱动器，具有输出端，其中所述电压驱动器从所述输出端产生第一驱动电压信号或第二驱动电压信号；以及电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述驱动器输出端，而所述第二接线端子连接到所述数字线之一。3.根据权利要求1所述的DRAM，进一步包括一对隔离晶体管，其中所述感测放大器之一通过所述隔离晶体管之一连接到所述第一数字线，而通过所述隔离晶体管之另一连接到所述第二数字线。4.根据权利要求2所述的DRAM，其中所述耦合/去耦合器件的输出端包括所述电容器的所述第二接线端子。5.根据权利要求2所述的DRAM，其中所述第一电压是某个比例的所述第一驱动电压信号，而所述第二电压是某个比例的所述第二驱动电压信号。6.根据权利要求2所述的DRAM，其中所述第一驱动电压信号包括转换到更高电压量值的电压。7.根据权利要求6所述的DRAM，其中所述第二驱动电压信号包括转换到更低电压量值的电压。8.根据权利要求7所述的DRAM，其中所述第一和第二驱动电压信号是可控变量。9.一种动态随机存取存储器(DRAM)，包括第一和第二数字线，分别具有线接线；第一和第二晶体管，分别具有第一和第二端子，所述第一晶体管的所述第二端子连接到所述第一数字线的所述线接线，而所述第二晶体管的所述第二端子连接到所述第二数字线的所述线接线；各感测放大器，分别具有第一和第二感测接线，所述第一感测接线连接到所述第一晶体管的所述第一端子，而所述第二感测接线连接到所述第二晶体管的所述第一端子；以及第一和第二电压耦合/去耦合器件，分别具有输出端，其中所述第一电压器件输出端连接到所述第一感测接线和所述第一晶体管的所述第一端子；以及所述第二电压器件输出端连接到所述第二感测接线和所述第二晶体管的所述第一端子。10.根据权利要求9所述的DRAM，其中所述电压耦合/去耦合器件分别包括电压驱动器，具有输出端，其中所述电压驱动器产生驱动电压信号；以及电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述电压驱动器的所述输出端，而所述第二接线端子连接到所述感测接线之一，其中每个所述电压耦合/去耦合器件对所述感测接线之一施加耦合电压或去耦合电压。11.根据权利要求10所述的DRAM，其中所述耦合电压是某个比例的所述电压信号，而所述去耦合电压是某个比例的所述电压信号。12.根据权利要求10所述的DRAM，其中所述电压信号包括转换到较高电压量值的电压。13.根据权利要求10所述的DRAM，其中所述电压信号包括转换到较低电压量值的电压。14.根据权利要求10所述的DRAM，其中所述电压信号包括第一电压，所述第一电压转换到第二电压，其中所述第一电压低于所述第二电压。15.根据权利要求10所述的DRAM，其中所述电压信号包括第一电压，所述第一电压转换到第二电压，其中所述第一电压高于所述第二电压。16.根据权利要求15所述的DRAM，其中所述第一电压和所述第二电压是可控变量。17.根据权利要求9所述的DRAM，其中所述第二电压耦合/去耦合器件包括电压驱动器，具有输出端，其中所述电压驱动器产生驱动电压信号；以及电容器，具有第一接线端子和第二接线端子，所述第一接线端子连接到所述驱动器的所述输出端，而所述第二接线端子连接到所述第二感测接线，其中所述第二电压耦合/去耦合器件对所述第二感测接线施加去耦合电压。18.根据权利要求9所述的DRAM，其中所述第一晶体管包括栅极端，在施加适当栅压时，所述栅极端在所述第一端子与所述第二端子之间实现导电性。19.根据权利要求9所述的DRAM，其中所述第二晶体管包括栅极端，在施加适当栅压时，所述第二晶体管的所述栅极端在所述第一端子与所述第二端子之间实现导电性。20.一种动态随机存取存储器(DRAM)感测放大器器件，包括N感测放大器，具有第一和第二交叉耦合NMOS晶体管；P感测放大器，具有第一和第二交叉耦合PMOS晶体管，所述第一交叉耦合PMOS晶体管与所述第一交叉耦合NMOS晶体管相邻，而所述第二交叉耦合PMOS晶体管与第二交叉耦合NMOS晶体管相邻；第一和第二感测接线，所述第二感测接线将所述第一交叉耦合NMOS晶体管和所述第一交叉耦合PMOS晶体管连接到第一隔离晶体管，而所述第一感测接线将所述第二交叉耦合NMOS晶体管和所述第二交叉耦合PMOS晶体管连接到第二隔离晶体管；第一耦合/去耦合电容器具有第一接线端子和第二接线端子，所述第一接线端子连接到第一电压驱动器器件，而所述第二接线端子连接到所述第二感测接线；以及第二耦合/去耦合电容器具有第三接线端子和第四接线端子，所述第三接线端子连接到第二电压驱动器器件，而所述第四接线端子连接到所述第一感测接线。21.根据权利要求20所述的DRAM感测放大器器件，其中所述第一电压驱动器器件包括第一输出端，所述第一输出端产生第一和第二驱动电压信号。22.根据权利要求20所述的DRAM感测放大器器件，其中所述第二电压驱动器器件包括第二输出端，所述第二输出端产生第一和第二驱动电压信号。23.根据权利要求21所述的DRAM器件，其中所述第一驱动电压信号包括第一电压，所述第一电压转换到第二电压，其中所述第一电压低于所述第二电压。24.根据权利要求21所述的DRAM器件，其中所述第二驱动电压信号包括第一电压，所述第一电压转换到第二电压，其中所述第一电压高于所述第二电压。25.根据权利要求22所述的DRAM器件，其中所述第一驱动电压信号包括第一电压，所述第一电压转换到第二电压，其中所述第一电压高于所述第二电压。26.根据权利要求22所述的DRAM器件，其中所述第二驱动电压信号包括第一电压，所述第一电压转换到第二电压，其中所述第一电压低于所述第二电压。27.一种在动态随机存取存储器(DRAM)感测放大器内进行偏置感测的方法，所述感测放大器具有第一和第二感测接线，所述第一感测接线连接到第一数字线，所述第一数字线连接到具有电荷的存储单元，而所述第二感测接线连接到第二数字线，所述方法包括对所述第一和第二数字线施加电压；在所述存储单元内存取所述电荷，其中在所述存储单元与所述第一数字线之间共享的电荷产生第一数字线偏置电压；从所述第二数字线电容去耦合电压，以产生第二数字线偏置电压；以及启动所述DRAM感测放大器，以恢复所述存储单元内的电荷。28.根据权利要求27所述的方法，其中启动所述感测放大器将所述第一数字线偏置电压与所述第二数字线偏置电压之间的电压差进行比较。29.根据权利要求28所述的方法，其中从所述第二数字线电容去耦合所述第二电压降低对所述第二数字线施加的电偏置电压。30.一种在DRAM感测放大器内进行偏置感测的方法，所述感测放大器具有第一和第二感测接线，所述第一感测接线通过第一隔离晶体管连接到第一数字线，所述第一数字线连接到具有电荷的存储单元，而所述第二感测接线通过第二隔离晶体管连接到第二数字线，所述方...

【专利技术属性】
技术研发人员：戴维J麦克艾洛伊，斯蒂芬L卡斯伯，
申请(专利权)人：微米技术公司，
类型：发明
国别省市：US[美国]