【技术实现步骤摘要】
【国外来华专利技术】
本专利技术通常涉及半导体存储装置，具体涉及易失性半导体存储装置。相关技术描述 亚微米CMOS技术的发展已经导致了对高速半导体存储装置(比如动态随机存取存储(DRAM)装置、伪静态随机存取存储(PSRAM)装置等等)需求的增长。在这里，这样的存储装置共同被称为DRAM装置。这样的装置利用由一个晶体管和一个电容器组成的存储单元。由于泄漏，存储单元需要周期刷新以此保护存储在存储单元内的数据避免随时间而发生讹误或衰减。存储在存储单元内的数据在被存取时(如借助于读或写操作)被自动重新存储达到全逻辑电平，但是在未被存取时必须被周期刷新。因此，DRAM装置通常包括刷新电路以便于存储单元的刷新。在无需刷新的情况下存储单元能够保持数据的时间量通常被称为存储单元的保持时间。制造过程中的可变因数可导致DRAM装置内单元的保持时间的广泛分布。被设计成可确定单元的保持时间的测试过程常常作为制造过程的一部分而被实施。在这些过程期间，识别保持时间降到最小特定保持时间之下的单元(即“弱保持单元”)。在某些情形中，制造商可提供根据单元的不同最大保持时间划分的不同等级的装置。例如，与更高级...
【技术保护点】
一种利用半导体存储装置中具有弱保持时间的存储单元的方法，包含：以第一频率刷新第一组的一行或多行存储单元；以大于所述第一频率的第二频率刷新第二组的一行或多行存储单元。
【技术特征摘要】
【国外来华专利技术】US 2003-11-7 10/704,0911.一种利用半导体存储装置中具有弱保持时间的存储单元的方法，包含以第一频率刷新第一组的一行或多行存储单元；以大于所述第一频率的第二频率刷新第二组的一行或多行存储单元。2.如权利要求1所述的方法，还包含识别所述第一组作为具有保持时间低于第一最小值的一个或多个单元的一行或多行。3.如权利要求1所述的方法，其中所述第二频率至少是所述第一频率的两倍。4.如权利要求1所述的方法，其中所述第二频率至少是所述第一频率的四倍。5.如权利要求1所述的方法，还包含以第三频率刷新第三组的若干行的一个或多个存储单元。6.如权利要求1所述的方法，其中以所述第一频率刷新所述第一组的一行或多行存储单元包含生成一组规则刷新请求信号，其中利用每个规则刷新请求信号刷新所述第一或第二组的行的至少其中一行；以及以大于所述第一频率的第二频率刷新所述第二组的一行或多行存储单元包含生成一组增补刷新请求信号，其中利用每个规则刷新请求信号刷新所述第二组的行的至少其中一行。7.一种制造半导体存储装置的方法，包含测试所述装置的若干行存储单元以此识别第一组具有保持时间低于第一最小保持时间的一个或多个存储单元的一行或多行；在所述装置上存储所述第一组的行的指示；以及在所述装置上设置刷新电路，其被配置成可以比只具有保持时间为第一最小保持时间或更高的存储单元的其他行更频繁地刷新所述第一组的行。8.如权利要求7所述的方法，其中在所述装置上存储所述第一组的行的指示包含以所述第一组的行的行地址对一个或多个非易失性存储元件编程。9.如权利要求8所述的方法，其中一个或多个非易失性存储元件包含改变一个或多个熔丝。10.如权利要求7所述的方法，还包含测试所述装置的若干行存储单元，以此识别第二组具有保持时间低于第二最小保持时间的一个或多个存储单元的一行或多行，所述第二最小保持时间低于所述第一保持时间。11.如权利要求10所述的方法，其中所述刷新电路被配置成可以比所述第一组的行更频繁地刷新所述第二组的行。12.如权利要求10所述的方法，还包含提供冗余电路以此用一个或多个冗余行替换所述第二组的行。13.一种半导体存储装置，包含多行存储单元；多个非易失性存储元件，用来指示第一组具有保持时间低于第一最小保持的一个或多个存储单元的一行或多行；以及刷新电路，被配置成可以比只具有保持时间为第一最小时间或更高的存储单元的其他行更频繁地实施对所述第一组的行的刷新操作。14.如权利要求13所述的装置，其中所述多个非易失性存储元件还将指示第二组具有保持时间低于第二最小保持时间的一个或多个存储单元的一行或多行，所述第二最小保持时间低于所述第一最小保持；以及所述刷新电路还被配置成可以比所述第一组的行更频繁地实施对所述第二组的行的刷新操作。15.如权利要求14所述的装置，其中所述刷新电路被配置成可生成周期性规则刷新信号以此在刷新周期内刷新所述多个存储单元中的每一个；以及在...
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