内存系统技术方案

一种内存系统，其包括具有内存组的内存，各内存组具有用于修复缺陷的冗余区域。当在一个内存组中发生多个缺陷时，通过采用具有缺陷的该内存组的冗余区域修复至少一个缺陷并且通过采用另一个内存组的冗余区域修复至少另一个缺陷。

【技术实现步骤摘要】

本专利技术涉及一种用于修复内存中缺陷的内存系统。
技术介绍
已经制造半导体内存进行屏幕测试，当通过测试确定内存具有缺陷区域并 且修复该缺陷区域时，在对内存访问中采用一种方法，其确定输入的地址是否 指示内存中的缺陷区域，并且当该输入的地址指示缺陷区域时，将该输入的地 址进行变换以指示内存中的冗余区域。为了使能内存中的有效冗余修复，用于 内存的冗余修复装置例如在公开号为No.2005-196843的日本专利申请中有所 公开，该装置在每个地址基础上，而不是在每行或每列的基础上，执行修复。图5示出了传统的用于内存的冗余修复装置的结构方框图。用于图5的内 存的冗余修复装置包括冗余地址产生装置502、选择器503、内存504和冗余 内存505。冗余地址产生装置502包括分别指示内存中缺陷部分的缺陷地址和对应 于缺陷地址的冗余内存中的冗余地址。当通过冗余地址产生装置502接收的输 入地址501与其中保持的任一缺陷地址都不一致时，冗余地址产生装置502 向选择器503输出指示选择输入地址501的选择信号506并且将其提供给内存504。 当由冗余地址产生装置502接收的输入地址501与其中保持的缺陷地址 之一一致时，冗余地址产生装置502向选择器503输出对应于缺陷地址的冗余 地址507以及指示选择冗余地址507的选择信号506并且将其提供给冗余内存505。通过采用该结构，可以在每个地址的基础上修复内存中的缺陷，减少冗余内存的容量，并且执行有效的冗余修复。然而，图5的冗余修复装置存在的问题在于内存访问的速度降低，这是因 为，即使在例如通过采用不会降低内存访问速度的熔断方法修复该缺陷时，其 也通过地址变换进行各缺陷的修复。内存访问速度降低的问题也是由于在确定访问地址是否与由地址产生装 置保持的任一缺陷部分的地址一致之后才执行各内存访问。还存在的问题在于需要保持与缺陷部分相同数目的缺陷地址和相同数目 的冗余地址，并且保持缺陷地址的冗余地址产生装置的电路面积随着缺陷地址 数目的增加而增加。
技术实现思路
因此，本专利技术的目的在于在采用冗余区域修复缺陷的内存系统中可靠地修 复内存中的缺陷，同时使访问速度的降低最小化。本专利技术的另一目的在于减少 用于存储缺陷部分的寄存器的数目。具体地，根据本专利技术的内存系统包括具有内存组的内存，各内存组具有 用于修复缺陷的冗余区域，其中，当在一个内存组中发生多个缺陷时，通过采 用具有多个缺陷的内存组的冗余区域修复该多个缺陷中的至少一个缺陷并且 通过采用另一内存组的冗余区域修复该多个缺陷的至少另一个缺陷。该结构允许在使内存访问速度的降低最小化的同时修复在一个内存组中 发生的多个缺陷。优选的，该至少一个缺陷通过采用具有多个缺陷的内存组的冗余区域的熔 断方法修复。优选的，该至少另一个缺陷通过将访问地址变换为其它内存组的冗余区域 的地址而修复。优选的，将各内存组与修复在具有多个缺陷的内存组中发生的多个缺陷之 一的另一个内存组预先相关联，并且当访问地址被变换时，变换指定与所述具 有多个缺陷的内存组相对应的内存组所需的地址中的位。该结果允许在多个缺陷发生时，通过预先确定修复至少一个缺陷的另一内 存组而减少在地址变换中要被变换的位数。优选的，将各内存组与能够修复在具有多个缺陷的内存组中发生的缺陷的另一内存组预先相关联，并且激活与具有多个缺陷的内存组相对应的内存组。 该结构允许当多个缺陷发生时，通过预先确定能够修复至少一个缺陷的另 一个内存组而减少要被激活的组的数目。优选的，上述内存系统还包括地址变换电路，用于将输入到内存系统的 第一地址变换为指示另一个内存组的冗余区域的第二地址，该另一内存组的冗 余区域在由第一地址指示区域中发生缺陷时修复该区域中的缺陷；缺陷地址寄 存器，用于保持指示已经由另一内存组的冗余区域修复的区域的地址并且输出 与由输入的组选择地址指示的内存组相对应的地址； 一致信号产生电路，用于 输出一致信号，该一致信号在从缺陷地址寄存器输出的地址与所述第一地址的 预定部分相一致时有效；以及选择器，用于在一致信号有效时选择从具有第二 地址的内存中读取的数据或者在一致信号无效时选择从具有第一地址的内存 中读取的数据。优选的，在上述内存系统中，将具有由第一地址指示的区域的内存组与另 一内存组预先相关联，该另一内存组在由第一地址指示的区域存在缺陷时修复 该区域中的缺陷，所述内存系统还包括组变换电路，用于将第一地址变换为 组选择地址以使其指示预先相关联的另一内存组，并且向所述缺陷地址寄存器 输出组选择地址。优选的，所述缺陷地址寄存器中的入口数目由每一缺陷被修复的修复尺寸 单元确定。该结构允许通过确定各缺陷被修复的修复尺寸单元而确定缺陷地址寄存 器中的入口数目。因此，可以调整缺陷地址寄存器的电路规模。优选的，内存中内存组的数目为Na (Na位不小于2的整数)，Na个内存 组各自具有冗余区域，该冗余区域的入口数目为Nb (Nb为自然数)，并且当 为内存中的各Nc (Nc为自然数)个入口修复缺陷时，所述缺陷地址寄存器具 有NaXNb/Nc个入口。优选的，各缺陷地址寄存器和一致信号产生电路执行独立于从该内存读取 数据的处理的处理。该结构允许确定由对内存系统的访问指示的地址是否与缺陷区域相对应， 并且从内存组读取数据的处理被互相独立地执行。因此，可以改善内存访问的 速度。优选的，所述内存互相独立地执行基于所述第一地址读取数据的处理和基 于所述第二地址读取数据的处理。优选的，所述地址变换电路变换第一地址以产生多个第二地址并且所述内 存互相独立地执行基于所述第一地址读取数据的处理和基于所述多个第二地 址读取数据的处理。根据本专利技术，即使在一个内存组中发生多个缺陷，可以修复该缺陷并且可 以减少内存访问速度的降低。此外，可以减小用于修复该缺陷的电路规模。附图说明图1是根据本专利技术的实施方式表示内存系统的结构方框图； 图2示出了图1的输入地址结构的示意图； 图3示出了当输入地址具有图2的值时冗余地址的值； 图4示出了当输入地址具有图2的值时组选择地址的值； 图5示出了传统的内存冗余修复装置的结构方框图。具体实施例方式下面将参照附图说明本专利技术的实施方式。图1是根据本专利技术的实施方式表示内存系统10的结构方框图。图1的内 存系统10包括内存101、地址变换电路107、组变换电路109、缺陷地址寄存 器111、 一致(hit)信号产生电路112和选择器114。该内存系统IO接收进行 访问时给出的输入地址106，从内存101读取数据，并且输出所读取的数据。内存101具有内存组150A、 150B、 151A、 151B、 152A、 152B、 153A和 153B。为了指定垂直位置，采用了组号O、 1、 2和3，而采用任一组列1和0 指定水平位置。通过指定任意组号和任一组列，选择出内存组之一。内存组150A、 150B、 151A、 151B、 152A、 152B、 153A和153B具有各 自的冗余区域160A、 160B、 161A、 161B、 162A、 162B、 163A和163B。地址变换电路107将其接收的输入地址106变换为指定任意冗余区域 160A至163B的冗余地址108并且输出该冗余地址108。使用该输入地址1本文档来自技高网...

【技术保护点】
一种内存系统，包括：　　　　具有内存组的内存，各内存组具有用于修复缺陷的冗余区域，其中，　　　　当在一个内存组中发生多个缺陷时，通过采用具有该多个缺陷的内存组的冗余区域修复该多个缺陷的至少一个缺陷，并且通过采用另一内存组的冗余区域修复该多个缺陷的至少另一个缺陷。

【技术特征摘要】
JP 2006-7-26 2006-2038561、一种内存系统，包括具有内存组的内存，各内存组具有用于修复缺陷的冗余区域，其中，当在一个内存组中发生多个缺陷时，通过采用具有该多个缺陷的内存组的冗余区域修复该多个缺陷的至少一个缺陷，并且通过采用另一内存组的冗余区域修复该多个缺陷的至少另一个缺陷。2、 根据权利要求l所述的内存系统，其特征在于，所述至少一个缺陷通 过采用具有该多个缺陷的内存组的冗余区域的熔断方法进行修复。3、 根据权利要求l所述的内存系统，其特征在于，所述至少另一个缺陷 通过将访问地址变换为另一内存组的冗余区域的地址而进行修复。4、 根据权利要求3所述的内存系统，其特征在于，将各内存组与修复在 所述具有多个缺陷的内存组中发生的多个缺陷之一的另一内存组预先相关联， 并且当访问地址被变换时，变换指定对应于所述具有多个缺陷的内存组的内存 组所需的地址中的位。5、 根据权利要求l所述的内存系统，其特征在于，将各内存组与能够修 复在所述具有多个缺陷的内存组中发生的缺陷的另一内存组预先相关联，并且 激活对应与所述具有多个缺陷的内存组的内存组。6、 根据权利要求l所述的内存系统，其特征在于，还包括地址变换电路，用于将输入到内存系统的第一地址变换为指示另一内存 组的冗余区域的第二地址，该另一内存组的冗余区域在由第一地址指示的区域中发生缺陷时修改该区域中的缺陷；缺陷地址寄存器，用于保持指示已经由所述另一内存组的冗余区域修复 的区域的地址并且输出与由输入的组选择地址指示的内存组相对应的地址；一致信号产生电路，用于输出一致信号，该一...

【专利技术属性】
技术研发人员：大八木睦，西川亮太，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]