具有命令/地址管脚的与非闪存以及包括其的闪存系统技术方案

一种ＮＡＮＤ闪存，其中命令／地址管脚与数据输入／输出管脚相分离。该ＮＡＮＤ闪存包括：用于存储数据的存储单元阵列；命令／地址管脚，通过该管脚接收用于在存储单元阵列中传输数据的命令和地址；以及数据输入／输出管脚，通过该管脚在存储单元阵列中传输数据。该ＮＡＮＤ闪存中的命令／地址管脚与数据输入／输出管脚相分离。数据输入／输出速度被提高了。此外，该ＮＡＮＤ闪存能够以最小延迟时间执行存储体交错存取操作。

【技术实现步骤摘要】
具有命令/地址管脚的与非闪存以及包括其的闪存系统
本申请涉及一种存储设备，尤其涉及一种具有命令/地址(C/A)管脚的 与非(NAND)闪存及包括其的闪存系统。
技术介绍
半导体存储设备是用于存储数据的存储设备。半导体存储设备可以被分 类为随机存取存储器(RAM),以及只读存储器(ROM)。 RAM是需要电源 来维持所存储数据的易失性存储设备。ROM是即使没有供电也能维持所存 储的数据的非易失性存储设备。RAM的实例包括动态RAM (DRAM)和静态RAM ( SRAM )。 ROM 的实例包括可编程ROM (PROM)、可擦除可编程ROM (EPROM)、电可 ^寮除可编程ROM (EEPROM)、以及闪存。闪存的实例包括NOR闪存和 NAND闪存。NAND闪存被广泛用于移动通信终端、便携媒体播放器、数码 相机、和移动存储纟某介。图1示出传统NAND闪存100,而图2是提供NAND闪存100的管脚 描述的表。参看图1, NAND闪存100包括形成在NAND闪存100的第一表 面110上的诸如RnB、 ALE、 CLE、 nWE、和nCE管脚的控制管脚。NAND 闪存100还包括形成在第二表面120上的诸如DQ0到DQ7管脚的数据管脚。图1中所示的NAND闪存100的管脚结构是薄型小尺寸封装(TSOP) 结构。但是，因为控制管脚形成在NAND闪存100的一个表面上，NAND 闪存100的板结构是复杂的。另外，当使用多个具有图1所示管脚结构的 NAND闪存形成存储模块时，用于存储模块的印刷电路板(PCB)的结构是 复杂的。图3是说明闪存系统200的方框图，其具有使用了图1中的闪存100的 多存储体构造。参照图3，闪存系统200可以包括闪存控制器0、第一存 储体210、第二存储体220、第三存储体230、以及第四存储体240。存储体210、 220、 230、和240中的每一个包括四个NAND闪存。例如，第一存储体210包括四个NAND闪存211、 212、 213、和214。第二存储体 220包括四个NAND闪存221、 222、 223、和224。第三存储体230包括四 个NAND闪存231、 232、 233、和234。第四存储体240包括四个NAND闪 存241、 242、 243、和244。闪存控制器250通过四个通道1到4连接到存 储体210、 220、 230、和240。其中，通道1到4中的每一个连接存储体210、 220、 230、和240的相应NAND闪存。例如，通道1分别连接存储体210、 220、 230、和240的NAND闪存211、 221、 231、和241。同样的，通道2 连接NAND闪存212、 222、 232、和242。通道3连接NAND闪存213、 223、 233、和243。通道4连接NAND闪存214、 224、 234、和244。控制器250使用芯片使能信号nCEO - nCEX (其中X为正整数)来执行 存储体交错存取操作。在该执行过程中，控制器250接收与NAND闪存数 量一样多的使能信号以及就绪且忙碌信号RnBO-RnBX。本文中，存储体交 错存取是在其中两个或更多存储体共享通用信道的存储系统的存储体之间 执行的数据读或写操作。例如，在存储体交错存取操作中，闪存控制器250 在NAND闪存211 、 221 、 231 、和241之间移动期间从连接到通道1的NAND 闪存211、 221、 231、和241中读取数据或将数据写入到其中。如上所述，将与闪存芯片数量相同的芯片使能信号nCEO至nCEX以及 就绪且忙碌信号RnBO至RnBX用于存储体交错存取操作。因此，当闪存系 统200使用所有四个通道1至4时，将十六个芯片使能信号nCEO至nCE15 以及十六个就绪且忙碌信号RnBO至RnB15用于存储体交错存取操作。由此， 当存储体和闪存芯片的数量增加时，闪存系统200的构造变得更加复杂。传统的NAND闪存通过数据输入/输出(DQ )管脚接收地址和命令信号。 因此，当地址和命令信号被输入到NAND闪存时，数据不能够被输入到 NAND闪存或者从其中输出。这导致数据延迟时间。当执行存储体交错存取 操作时，数据输入/输出尤其被延迟。此外，当数据被写入传统NAND闪存的单元阵列或从其中读出时，产 生RnB信号。此时，闪存控制器不能执行任何操作直到写/读操作完成为止。 这降低了闪存系统的性能。
技术实现思路
本专利技术的示范性实施例提供具有昧速数据输入/输出的NAND闪存。本专利技术的示范性实施例提供在执行存储体交错存取操作的同时将延迟 时间最小化的闪存系统。本专利技术的示范性实施例提供NAND闪存，其包括用于存储数据的存储单元阵列；命令/地址管脚，通过该管脚接收用于向存储单元阵列输入数据或从其中输出数据的命令和地址；以及数据输入/输出管脚，通过该管脚向存储单元阵列输入数据或从其中输出数据。在一些示范性实施例中，NAND闪存还包括状态寄存器，其通过命令/ 地址管脚接收一个状态读取命令，并把NAND闪存的操作状态提供给闪存 控制器。闪存控制器在NAND闪存操作时、NAND闪存操作之前、或者NAND 闪存操作之后将状态读取命令发送到NAND闪存。状态寄存器向闪存控制 器发送状态信号SQ以通知闪存控制器是否可对NAND闪存进行内部操作。 闪存控制器响应于状态信号SQ来控制NAND闪存的内部操作。在一些示范性实施例中，根据数据选通信号DQS的切换，通过数据输 入/输出管脚来输入/输出数据。利用DDR (双数据率)传输方法通过数据输 入/输出管脚来输入/输出数据。NAND闪存还包括接收通过命令/地址管脚传 输的命令和地址的命令/地址緩存器。NAND闪存还包括控制单元，控制命 令和地址的接收。控制单元从闪存控制器接收芯片使能信号nCE和装载信号 nLOAD，并控制命令和地址的接收。在本专利技术的 一 些示范性实施例中，提供包括闪存控制器和由多个NAND 闪存构成的闪存模块的闪存系统。NAND闪存中的每一个包括用于存储数 据的存储单元阵列；命令/地址管脚，通过该管脚接收用于向存储单元阵列输 入数据或从其中输出数据的命令和地址；以及数据输入/输出管脚，通过该管 脚向存储单元阵列输入数据或从其中输出数据。在一些示范性实施例中，NAND闪存中的每一个还包括状态寄存器，其 通过命令/地址管脚接收状态读取命令，并把NAND闪存的操作状态提供给 闪存控制器。闪存控制器在NAND闪存操作时、NAND闪存操作之前、或 者NAND闪存操作之后将状态读取命令发送到NAND闪存。状态寄存器向 闪存控制器发送状态信号SQ,以通知闪存控制器是否可以对NAND闪存进 行内部操作。闪存控制器响应于状态信号SQ控制NAND闪存的内部操作。 根据数据选通信号DQS的切换，执行通过数据输入/输出管脚的数据输入/ 输出。利用DDR (双数据率)传输方法通过数据输入/输出管脚来输入/输出数据。NAND闪存中的每一个还包括接收通过命令/地址管脚传输的命令和地址的命令/地址緩存器，。NAND闪存中的每一个还包括控制命令和地址的 接收的控制单元。控制单元从闪存控制器接收芯片使能信号nCE和装载信号 nLOAD,并控制命令和地址的接收本文档来自技高网...

【技术保护点】
一种ＮＡＮＤ闪存，其包含：　　　　存储数据的存储单元阵列；　　　　命令／地址管脚，通过其接收用于传输数据的命令和地址；以及　　　　数据输入／输出管脚，通过其传输存储单元阵列内的数据。

【技术特征摘要】
KR 2006-12-29 137629/061.一种NAND闪存，其包含存储数据的存储单元阵列；命令/地址管脚，通过其接收用于传输数据的命令和地址；以及数据输入/输出管脚，通过其传输存储单元阵列内的数据。2. 如权利要求1所述的NAND闪存，还包含状态寄存器，其通过命令 /地址管脚接收状态读取命令，以及将NAND闪存的操作状态提供给闪存控 制器。3. 如权利要求2所述的NAND闪存，闪存控制器向NAND闪存发送状 态读取命令。4. 如权利要求2所述的NAND闪存，其中状态寄存器向闪存控制器发5. 如权利要求4所述的NAND闪存，其中闪存控制器响应于状态信号 SQ,控制NAND闪存的内部操作。6. 如权利要求1所述的NAND闪存，其中根据数据选通信号DQS的 触发，传输通过输入/输出管脚传输的数据。7. 如权利要求6所述的NAND闪存，其中利用双数据率DDR传输方 法来传输通过输入/输出管脚传输的数据。8. 如权利要求1所述的NAND闪存，还包含命令/地址緩存器，其接收 通过命令/地址管脚接收的命令和地址。9. 如权利要求8所述的NAND闪存，还包含控制单元，其控制命令和 地址的接收。10. 如权利要求9所述的NAND闪存，其中控制单元从闪存控制器接 收芯片使能信号nCE和装载信号nLOAD,并且控制命令和地址的接收。11. 一种闪存系统，其包含 闪存控制器；以及闪存模块，其包含多个NAND闪存，...

【专利技术属性】
技术研发人员：林田泽，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]