一种通过调整DTI钨阻挡层厚度改善BSIRTS水平的方法技术

本发明专利技术提供一种通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，提供硅基底，在硅基底上形成深沟槽；在深沟槽中依次覆盖第一氧化层、HK介质层、第二氧化层、钨粘着层；在硅基底上沉积钨以填充深沟槽；刻蚀去除硅基底表面的钨；在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层。显著降低了芯片RTS的整体水平，P50和P97参数改善20％以上；同时芯片白点像素和暗电流水平也大幅降低；芯片的噪声水平得到显著改善，提高了芯片良率，在相同成本下获得更多利润。在相同成本下获得更多利润。在相同成本下获得更多利润。

【技术实现步骤摘要】
一种通过调整DTI钨阻挡层厚度改善BSIRTS水平的方法


[0001]本专利技术涉及半导体
，特别是涉及一种通过调整DTI钨阻挡层厚度改善BSIRTS水平的方法。

技术介绍

[0002]背面照明BSI(backsideilluminatedCIS)是将硅片减薄后，在光电二极管背面搭建CF及MicroLens，光线由背面射入，增大了光电元件感光面积，减少了光线经过布线时的损失，可以大幅提高CIS在弱光环境下的感光能力。BSI深沟槽隔离技术(Deeptrenchisolation，DTI)技术：硅片减薄后，为了防止串扰，需要在光电二极管之间采用DTI技术,可大幅降低像素之间的串扰，提高成像质量。
[0003]RTS(随机电报噪声)：是表征CIS性能的一个重要参数,它是一个随机过程，在CIS中，RTS噪声会在本该是黑色的地方产生错误的白点，严重影响成像质量；RTS主要来源为暗电流(darkcurrent)。钨阻挡氧化层(WBlockoxide)一般在DTI中采用W填充，WCMP或者刻蚀后表面需沉积一层氧化阻挡层,对DTI进行隔离和保护。钨氧化阻挡层的厚度和质量对BSI成像质量有很大的影响。
[0004]现有的Wblockoxide沉积工艺为等离子体增强化学气相沉积法(PEVCD)。氧化膜的性质，如厚度，H含量，应力等都会影响界面缺陷的种类和数量，而界面缺陷(如悬挂键)会随机捕获和释放载流子，表现为RTS。例如，不同厚度的氧化膜，其应力水平不同，而应力会弱化Si
‑
O/Si
‑
Si键，使其断裂，产生陷阱，进而影响RTS。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种通过调整DTI钨阻挡层厚度改善BSIRTS水平的方法，用于解决现有技术中CIS随机电报噪声水平低下导致CIS芯片成像质量低下的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种通过调整DTI钨阻挡层厚度改善BSIRTS水平的方法，
[0007]步骤一、提供硅基底，在所述硅基底上形成深沟槽；
[0008]步骤二、在所述深沟槽中依次覆盖第一氧化层、HK介质层、第二氧化层、钨粘着层；
[0009]步骤三、在所述硅基底上沉积钨以填充所述深沟槽；
[0010]步骤四、刻蚀去除所述硅基底表面的钨；
[0011]步骤五、在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层。
[0012]优选地，步骤一中通过等离子体刻蚀和湿法刻蚀相结合的方式在所述硅基底上形成所述深沟槽。
[0013]优选地，步骤三中通过物理气相沉积的方法在所述深沟槽中填充钨。
[0014]优选地，步骤四中通过等离子体刻蚀去除所述硅基底表面的钨。
(Chmical oxide)、HK介质层(High
‑
K)、第二氧化层(Liner oxide)、钨粘着层(W gluelayer)依次覆盖在所述深沟槽中，也就是说，所述第一氧化层(Chmical oxide)直接覆盖在所述深沟槽的表面(底部和侧壁)，之后沉积的所述HK介质层(High
‑
K)覆盖在所述第一氧化层(Chmical oxide)的表面，接着沉积的所述第二氧化层(Liner oxide)覆盖在所述HK 介质层(High
‑
K)上，之后沉积的所述钨粘着层(W glue layer)覆盖在所述所述第二氧化层 (Liner oxide)上。如图1所示，本实施例中在所述深沟槽中沉积所述第一氧化层、HK介质层、第二氧化层、钨粘着层时，所述深沟槽之外两侧的硅基底上表面亦被所述第一氧化层、 HK介质层、第二氧化层、钨粘着层覆盖。
[0033]步骤三、在所述硅基底上沉积钨以填充所述深沟槽；如图1所示，该步骤三在所述硅基底上沉积钨(W)以填充所述深沟槽，也就是说在所述深沟槽中填充钨，同时，所述硅基底上表面会由于在深沟槽内沉积钨时溢出一部分钨，形成如图1所示的所述填充满钨的所述深沟槽上表面覆盖有钨。
[0034]本专利技术进一步地，本实施例的步骤三中通过物理气相沉积(PVD)的方法在所述深沟槽中填充钨。
[0035]步骤四、刻蚀去除所述硅基底表面的钨；如图2所示，图2显示为本专利技术中刻蚀去除所述硅基上表面的钨后的深沟槽结构示意图。本实施例中，由于所述深沟槽之外两侧的所述硅基底上表面也沉积有所述第一氧化层、HK介质层、第二氧化层、钨粘着层，因此该步骤四中刻蚀去除所述硅基底上表面钨至露出所述钨粘着层为止。
[0036]本专利技术进一步地，本实施例的步骤四中通过等离子体刻蚀(plasma etch)去除所述硅基底表面的钨。
[0037]步骤五、在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层。如图3所示，图3显示为本专利技术中在填充满钨的深沟槽上沉积氧化阻挡层后的结构示意图。该步骤五中在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层(W block oxide)。
[0038]本专利技术进一步地，本实施例的步骤五中沉积所述氧化阻挡层的厚度为或本专利技术再进一步地，本实施例的步骤五中沉积所述氧化阻挡层的厚度为
[0039]本专利技术进一步地，本实施例的步骤五中通过改变PECVD的沉积时间来调整沉积的所述氧化阻挡层的厚度。
[0040]本专利技术进一步地，本实施例的该方法用于55nm的BIS工艺节点。
[0041]如图4和图5所示，图4显示为不同厚度的氧化阻挡层的RTS曲线图。其中每一厚度(图4显示为不同厚度的氧化阻挡层的RTS曲线图。其中每一厚度()的氧化阻挡层(Block oxide)包含两条曲线，分别对应P50和P97 参数。图5显示为不同厚度的氧化阻挡层的暗电流曲线图。其中每一厚度(参数。图5显示为不同厚度的氧化阻挡层的暗电流曲线图。其中每一厚度()的氧化阻挡层(Block oxide)包含两条曲线，分别对应P50和P97参数。
[0042]如图6和图7所示，图6显示为本专利技术中两个P参数下不同厚度氧化阻挡层对应的RTS 曲线。图7显示为本专利技术中两个P参数下不同厚度氧化阻挡层对应的暗电流曲线。由此可见，找到最优工艺条件，显著降低了芯片RTS的整体水平，P50和P97参数改善20％以上；同
时芯片白点像素和暗电流水平(DC，dark current)也大幅降低；芯片的噪声水平得到显著改善，提高了芯片良率，在相同成本下获得更多利润。
[0043]综上所述，显著降低了芯片RTS的整体水平，P50和P97参数改善20％以上；同时芯片白点像素和暗电流水平也大幅降低；芯片的噪声水平得到显著改善，提高了芯片良率，在相同成本下获得更多利润。所以，本专利技术有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0044]上述实施例仅例示性说明本专利技术的原理及其功效，而非用于限制本专利技术。任何熟悉此技术的人士皆可在不违背本专利技术的精神及范畴下，对上述实施例进行修饰或改变本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，其特征在于，至少包括：步骤一、提供硅基底，在所述硅基底上形成深沟槽；步骤二、在所述深沟槽中依次覆盖第一氧化层、HK介质层、第二氧化层、钨粘着层；步骤三、在所述硅基底上沉积钨以填充所述深沟槽；步骤四、刻蚀去除所述硅基底表面的钨；步骤五、在填充满钨的深沟槽上表面通过PECVD的方法沉积厚度为的氧化阻挡层。2.根据权利要求1所述的通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，其特征在于：步骤一中通过等离子体刻蚀和湿法刻蚀相结合的方式在所述硅基底上形成所述深沟槽。3.根据权利要求1所述的通过调整DTI钨阻挡层厚度改善BSI RTS水平的方法，其特征在于：步骤三中通过物理气相沉积的方法在所述深沟槽中填充钨。4.根据权...

【专利技术属性】
技术研发人员：赵春山，康柏，张武志，曹亚民，周维，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：