【技术实现步骤摘要】
降低浅沟槽隔离的高度差的制作方法
[0001]本专利技术涉及一种降低浅沟槽隔离的高度差的方法，特别是涉及降低核心电路区和周边电路区内浅沟槽隔离所造成的高度差的方法。
技术介绍
[0002]元件隔离区是用以防止载流子通过基底而在相邻的元件间移动之用。典型的元件隔离区是形成于稠密的半导体电路，比如是动态随机存取存储器中相邻的场效晶体管之间，用于减少由场效晶体管产生的漏电流现象。从前的元件隔离区的方法是采用局部区域氧化技术。由于局部区域氧化技术的日趋成熟，因此可由此技术，以较低的成本获得信赖度高且有效的元件隔离结构。然而，采用局部区域氧化的方式具有应力产生的问题与场隔离结构周围鸟嘴区的形成等缺点。其中，特别是鸟嘴区的形成，使得在小型的元件上的场隔离结构并不能做有效地隔离，所以在目前高密度元件中，必须以较易于调整大小的浅沟槽隔离方式所形成的元件隔离结构来取代。
[0003]然而在半导体制作工艺中会发生浅沟槽隔离的上表面和基底之间有高度差或是在不同区域内的浅沟槽隔离之间具有高度差，此高度差将会造成后续元件制作上的误差。>
技术实现思路
【技术保护点】
【技术特征摘要】
1.一种降低浅沟槽隔离的高度差的方法，包含：提供基底，该基底包含核心电路区和周边电路区，该周边电路区包含P型晶体管区和N型晶体管区，垫氧化硅层覆盖该基底；形成第一浅沟槽隔离、第二浅沟槽隔离和第三浅沟槽隔离分别位于该周边电路区的该N型晶体管区、该核心电路区和该周边电路区的该P型晶体管区，其中该第一浅沟槽隔离、该第二浅沟槽隔离和该第三浅沟槽隔离埋入于该垫氧化硅层和该基底中，该第一浅沟槽隔离的上表面凸出于该基底的上表面一高度的距离、该第二浅沟槽隔离的上表面凸出于该基底的上表面该高度的距离、该第三浅沟槽隔离的上表面凸出于该基底的上表面该高度的距离；形成第一掩模覆盖该核心电路区和该N型晶体管区并且曝露出该第三浅沟槽隔离以及在该周边电路区内的该P型晶体管区；以该第一掩模为掩模，在曝露的该P型晶体管区注入N型掺质以形成N型阱区并且以该第一掩模为掩模移除部分该第三浅沟槽隔离使得部分该第三浅沟槽隔离凸出于该基底的上表面的距离小于该高度；移除该第一掩模；形成第二掩模覆盖该核心电路区和该P型晶体管区并且曝露出该第一浅沟槽隔离以及该周边电路区内的该N型晶体管区；以该第二掩模为掩模，在该周边电路区内的该N型晶体管区注入P型掺质以形成P型阱区并且以该第二掩模为掩模移除部分的该第一浅沟槽隔离使得部分该第一浅沟槽隔离凸出于该基底的上表面的距离小于该高度；移除该第二掩模；形成该P型阱区后和该N型阱区后，形成第一氧化硅层取代该垫氧化硅层；形成该第一氧化硅层后，形成第三掩模覆盖该周边电路区并且曝露出该第二浅沟槽隔离与位于该核心电路区内的该第一氧化硅层；以该第三掩模为掩模移除部分的该第二浅沟槽隔离并且完全移除该核心电路区内的该第一氧化硅层，其中移除部分的该第二浅沟槽隔离后使得部分该第二浅沟槽隔离凸出于该基底的上...
【专利技术属性】
技术研发人员：陈慧敏，顾颂，黄凯斌，谈文毅，
申请(专利权)人：联芯集成电路制造厦门有限公司，
类型：发明
国别省市：
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