一种存算一体的集成芯片制造技术

本发明专利技术提供一种存算一体的集成芯片，其中存算一体的集成芯片包括：第一逻辑组件、第二逻辑组件以及第一存储阵列组件。第一逻辑组件包括第一可编程门阵列组合、第一专用集成电路阵列组件以及第一接口模块；第一接口模块包括第一键合引出区域；第二逻辑组件包括：第二可编程门阵列组合、第二专用集成电路阵列组件以及第二接口模块；第三接口模块包括第三键合引出区域；第一存储阵列组件设置有第二键合引出区域；所述第一键合引出区域、所述第二键合引出区域、所述第三键合引出区域键合连接，以将所述第一逻辑组件、所述第二逻辑组件与所述第一存储阵列组件上的互连信号连接在一起。实现存储访问的高带宽、低功耗的目的。低功耗的目的。低功耗的目的。

【技术实现步骤摘要】
一种存算一体的集成芯片


[0001]本专利技术涉及集成电路
，特别是涉及一种存算一体的集成芯片。

技术介绍

[0002]人工智能和5G NR等领域的快速技术迭代和演进对专用集成电路(ASIC)的灵活性提出挑战。已有方案是，ASIC搭配现场可编程逻辑门阵列(FPGA)或ASIC内嵌嵌入式现场可编程逻辑门阵列(eFPGA)的部分可编程架构：在ASIC上实现相对固定系统功能；在FPGA或eFPGA上实现技术迭代和演进线路的可变系统功能。
[0003]FPGA或eFPGA承载系统关键功能，通常同时要求与ASIC的广泛连接，以及与外部大规模存储器的高带宽连接。现有技术如图1a，独立存储访问的部分可编程架构：建立FPGA或eFPGA与ASIC连接(图1a.AM1)以及ASIC与大规模存储器例如DRAM连接(图1a.AM2)基础上，并增加FPGA或eFPGA与大规模存储器(图1a.AM3)，这需要使用更多FPGA或eFPGA的IO接口，并导致功耗增加。现有技术如图1b，使用总线建立ASIC、大规模存储器及FPGA或eFPGA的连接，避免了独立存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存算一体的集成芯片，其特征在于，包括：第一逻辑组件，所述第一逻辑组件包括：第一可编程门阵列组合，包括至少一个第一可编程门阵列组件；第一专用集成电路阵列组件，所述第一专用集成电路阵列组件与至少一个所述第一可编程门阵列组件位于同一层；第一接口模块，包括第一键合引出区域；所述第一专用集成电路阵列组件以及至少一个所述第一可编程门阵列组件通过内部金属层与所述第一接口模块连接；第二逻辑组件，所述第二逻辑组件包括：第二可编程门阵列组合，包括至少一个第二可编程门阵列组件；第二专用集成电路阵列组件，所述第二专用集成电路阵列组件与至少一个所述第二可编程门阵列组件位于同一层；第二接口模块，包括第三键合引出区域，所述第二专用集成电路阵列组件以及至少一个所述第二可编程门阵列组件通过内部金属层与所述第二接口模块；第一存储阵列组件，设置有第二键合引出区域；所述第一键合引出区域、所述第二键合引出区域、所述第三键合引出区域键合连接，以将所述第一逻辑组件、所述第二逻辑组件与所述第一存储阵列组件上的互连信号连接在一起。2.根据权利要求1所述的存算一体的集成芯片，其特征在于，所述第二逻辑组件设置于所述第一逻辑组件远离所述第一存储阵列组件的一侧；所述第一接口模块还包括：第四键合引出区域，所述第四键合引出区域、所述第三键合引出区域键合连接，所述第一键合引出区域以及所述第二键合引出区域键合连接，以将所述第一逻辑组件、所述第二逻辑组件以及所述第一存储阵列组件上的互连信号连接在一起。3.根据权利要求1所述的存算一体的集成芯片，其特征在于，所述第二逻辑组件设置于所述第一存储阵列组件远离所述第一逻辑组件的一侧；所述第一存储阵列组件还包括：第四键合引出区域，所述第四键合引出区域、所述第三键合引出区域键合连接，所述第一键合引出区域以及所述第二键合引出区域键合连接，以将所述第一逻辑组件、所述第二逻辑组件以及所述第一存储阵列组件上的互连信号连接在一起。4.根据权利要求2或3所述的存算一体的集成芯片，其特征在于，所述存算一体的集成芯片还包括：存储控制单元，所述存储控制单元设置于所述第一接口模块，或所述第二接口模块上；所述第一可编程门阵列组件以及所述第二可编程门阵列组件共用同一所述存储控制单元访问所述第一存储阵列组件的同一存储单元。5.根据权利要求4所述的存算一体的集成芯片，其特征在于，所述第一可编程门阵列组件还包括：第一可编程逻辑单元，连接所述存储控制单元，所述第一可编程逻辑单元引出第一逻辑信号；所述第二可编程门阵列组件还包括：
第二可编程逻辑单元，连...

【专利技术属性】
技术研发人员：周骏，江喜平，左丰国，王嵩，郭一欣，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：