实现串行接口全双工通信的从机芯片的电路结构制造技术

本发明专利技术涉及一种实现串行接口全双工通信的从机芯片的电路结构，其中，所述的从机芯片包括辅助时钟生成模块、采样模块及移位模块，由未与主频时钟信号CLK同步的采样时钟信号sck_sample及移位时钟信号sck_shift分别控制采样模块对所述的串行数据输入信号SDI进行采样操作、触发所述的移位模块对需要发送的并行数据包中的数据进行移位操作，由所述的移位模块输出相应的串行数据输出信号SDO。采用该种电路结构可有效解决现有技术中串行数据输出信号SDO相对于通信时钟信号SCK延时的问题，可有效且准确的进行数据传输，且成本较低，适用范围广泛。范围广泛。范围广泛。

【技术实现步骤摘要】
实现串行接口全双工通信的从机芯片的电路结构


[0001]本专利技术涉及通信领域，尤其涉及串行接口同步传输领域，具体是指一种实现串行接口全双工通信的从机芯片的电路结构。

技术介绍

[0002]串行通信作为计算机通信方式之一，主要起到主机或从机与外设之间数据传输的作用。串行通信具有传输线少、成本低的特点。
[0003]串行接口如要达到高速的传输速率和传输效率，多采用全双工、时钟同步的通信方式，并支持主、从模式工作。芯片管脚上只占用串行数据线和同步时钟线，通过4个引脚与外部器件连接，它们是用于传输串行数据输入信号SDI的引脚，用于传输串行数据输出信号SDO的引脚和用于传输通信时钟信号SCK的引脚，再加上一个用于传输片选信号CS的引脚，片选信号CS用于控制外部从器件的对应接口是否被选中。与通信时钟信号SCK同步的通信时序很简单，即在通信时钟信号SCK的控制下，两个双向移位数据线进行同步数据交换，由通信时钟信号SCK的上升沿对应数据采样、下降沿对应数据移位的控制，或者是由通信时钟信号SCK的上升沿对应数据移位、下降沿对应数据采样的控制。
[0004]现有技术的方案中实现采样移位的时钟——通信时钟信号SCK由对方主机获得，对于通信接口输入的异步时钟信号——通信信号时钟信号SCK和异步数据信号——串行数据输入信号SDI多采用预先通过主频时钟延时两拍的同步的方式同步后进行控制，现有技术中的相关电路的信号处理具体设计如下：
[0005]串行接口数字逻辑设计时，假设串行通信接口的信号为通信时钟信号SCK、串行数据输入信号SDI和串行数据输出信号SDO。
[0006]如图1所示，己方输入进串行通信接口的通信时钟信号SCK、串行数据输入信号SDI与主频时钟信号CLK均为异步信号，现有技术通常先对通信时钟信号SCK在主频时钟信号CLK下同步，由同步后的通信时钟信号SCK
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产生串行数据输出信号SDO。
[0007]由图1可以看出串行数据输出信号SDO由同步后的通信时钟信号SCK
’
产生，而同步后的通信时钟信号SCK
’
是由通信时钟信号SCK经过主频同步后产生的时钟，串行数据输出信号SDO和通信时钟信号SCK相差两个主频时钟延时，串行数据输出信号SDO相对于通信时钟信号SCK相位延后较长，不能保证串行数据输出信号SDO在通信时钟信号SCK下同步传输。上述信号的具体相位关系可参阅图2所示，从图中可以看出串行数据输出信号SDO相对于通信时钟信号SCK存在的相位延时。
[0008]即现有技术中的全双工高速串行接口设计中，从模式下通信接口的通信时钟信号SCK和主频时钟信号CLK为异步信号，如果将通信时钟信号SCK和主频时钟信号CLK用现有方法同步后再进行数据移位处理，会导致串行数据输出信号SDO相对通信时钟信号SCK的延时。现有技术通过尽可能提高主频时钟信号CLK的频率，减小通信时钟信号SCK经过主频时钟信号CLK同步后的通信时钟信号SCK
’
相对通信时钟信号SCK的延时，来尽可能减小串行数据输出信号SDO相对通信时钟信号SCK的延时，但这样增加电路芯片面积和成本。

技术实现思路

[0009]本专利技术的目的是克服了上述现有技术的缺点，提供了一种能有效满足数据传输需求、性能稳定的实现串行接口全双工通信的从机芯片的电路结构。
[0010]为了实现上述目的，本专利技术的实现串行接口全双工通信的从机芯片的电路结构如下：
[0011]该实现串行接口全双工通信的从机芯片的电路结构，其主要特点是，所述的从机芯片包括：辅助时钟生成模块、采样模块及移位模块；
[0012]所述的采样模块的第一输入端接串行数据输入信号SDI；
[0013]所述的辅助时钟生成模块根据通信时钟信号SCK的边沿生成移位时钟信号sck_shift及采样时钟信号sck_sample，所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；
[0014]由所述的采样时钟信号sck_sample触发所述的采样模块对所述的串行数据输入信号SDI进行采样操作，生成串行采样数据信号SDI_S；
[0015]由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的串行数据输出信号SDO输出。
[0016]较佳地，所述的从机芯片还包括：同步缓存模块、发送数据缓存模块及接收数据缓存模块；
[0017]所述的同步缓存模块获取所述的串行采样数据信号SDI_S，并将所述的串行采样数据信号SDI_S与所述的主频时钟信号CLK同步；
[0018]所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；
[0019]由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；
[0020]由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的第一位数据位采样完成还未开始移位前的时刻；
[0021]且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。
[0022]更佳地，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一反相器；
[0023]所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK输入所述的第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK作为所述的移位时钟信号sck_shift输出；
[0024]当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一或门及第二反相器；
[0025]所述的第一或门的第一端接所述的通信时钟信号SCK，所述的第一或门的第二端接片选信号CS，所述的辅助时钟生成模块将所述的第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的从机芯片包括：辅助时钟生成模块、采样模块及移位模块；所述的采样模块的第一输入端接串行数据输入信号SDI；所述的辅助时钟生成模块根据通信时钟信号SCK的边沿生成移位时钟信号sck_shift及采样时钟信号sck_sample，所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；由所述的采样时钟信号sck_sample触发所述的采样模块对所述的串行数据输入信号SDI进行采样操作，生成串行采样数据信号SDI_S；由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的串行数据输出信号SDO输出。2.根据权利要求1所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的从机芯片还包括：同步缓存模块、发送数据缓存模块及接收数据缓存模块；所述的同步缓存模块获取所述的串行采样数据信号SDI_S，并将所述的串行采样数据信号SDI_S与所述的主频时钟信号CLK同步；所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的第一位数据位采样完成还未开始移位前的时刻；且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。3.根据权利要求2所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一反相器；所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK输入所述的第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK作为所述的移位时钟信号sck_shift输出；当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一或门及第二反相器；
所述的第一或门的第一端接所述的通信时钟信号SCK，所述的第一或门的第二端接片选信号CS，所述的辅助时钟生成模块将所述的第一或门输出的信号作为所述的采样时钟信号sck_sample输出；所述的辅助时钟生成模块将所述的第一或门输出的信号输入所述的第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。4.根据权利要求3所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的载入触发信号load_time由载入触发模块生成，当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第一采样时钟同步并取沿单元、第一计数器生成单元、第一与非门、第二与非门、第一比较器、第二比较器及第一D触发器；所述的第一采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第一采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第一采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第一采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；所述的第一采样时钟同步并取沿单元的输出端分别与所述的第一计数器生成单元的第一端、所述的第一与非门的第一端及所述的第二与非门的第一端相连接；所述的第一计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第一计数器生成单元的输出端输出计数器信号cnt，所述的第一计数器生成单元的输出端分别与所述的第一比较器的第一输入端、所述的第二比较器的第一输入端以及所述的第一计数器生成单元的反馈端相连接；所述的第一比较器的第二输入端接零，所述的第一比较器的输出端与所述的第一与非门的第二端相连接，所述的第一与非门的输出端与所述的第一D触发器的置位端相连接；所述的第二比较器的第二输入端接预设的常数，所述的预设的常数的值与所述的发送数据缓存模块发出的所述的输出并行数据包的数据位宽对应，所述的第二比较器的输出端与所述的第二与非门的第二端相连接，所述的第二与非门的输出端与所述的第一D触发器的复位端相连接；所述的第一D触发器的时钟输入端与所述的主频时钟信号CLK相连接，所述的第一D触发器的Q输出端与所述的第一D触发器的输入端相连接，所述的第一D触发器的Q非输出端输出所述的载入触发信号load_time；当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的载入触发模块包括第二采样时钟同步并取沿单元、片选信号同步并取沿单元、第二计数器生成单元、第三与非门、第四与非门、第三比较器、第四比较器、第一与门、第三反相器及第二D触发器；所述的第二采样时钟同步并取沿单元的第一输入端接所述的采样时钟信号sck_sample，所述的第二采样时钟同步并取沿单元的第二输入端接所述的主频时钟信号CLK，所述的第二采样时钟同步并取沿单元将所述的采样时钟信号sck_sample在所述的主频时钟
信号CLK下同步并取下降沿，生成采样时钟同步下降沿信号sck_sample_syn_neg，并由所述的第二采样时钟同步并取沿单元的输出端输出所述的采样时钟同步下降沿信号sck_sample_syn_neg；所述的第二采样时钟同步并取沿单元的输出端分别与所述的第二计数器生成单元的第一端、所述的第三与非门的第一端及所述的第四与非门的第一端相连接；所述的片选信号同步并取沿单元的第一输入端接所述的片选信号CS，所述的片选信号同步并取沿单元的第二输入端接所述的主频时钟信号CLK；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步，生成片选同步信号CS_syn，并由所述的片选信号同步并取沿单元的第一输出端输出所述的片选同步信号CS_syn；所述的片选信号同步并取沿单元将所述的片选信号CS在所述的主频时钟信号CLK下同步并取上升沿，生成片选同步上升沿信号CS_syn_pos，并由所述的片选信号同步并取沿单元的第二输出端输出所述的片选同步上升沿信号CS_syn_pos；所述的第二计数器生成单元的第二端接所述的主频时钟信号CLK，所述的第二计数器生成单...

【专利技术属性】
技术研发人员：刘欣洁，华纯，华晶，李亚菲，徐佰新，
申请(专利权)人：华润微集成电路无锡有限公司，
类型：发明
国别省市：