三维存储器、其制作方法及具有其的存储系统技术方案

本申请提供了一种三维存储器、其制作方法及具有其的存储系统。该制作方法包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线；在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构。通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。储密度的提升。储密度的提升。

【技术实现步骤摘要】
三维存储器、其制作方法及具有其的存储系统


[0001]本申请涉及半导体
，具体而言，涉及一种三维存储器、其制作方法及具有其的存储系统。

技术介绍

[0002]在目前3D NAND存储器中，通过设置具有分区的顶部选择栅(Top Selective Gate，TSG)，能够获得对各个指存储区(finger)以及存储串(string)更为精确的控制，顶部选择栅切线(Top Select Gate Cut，TSG Cut)作为隔离结构，对顶部选择栅进行分隔，以获得各个选择栅的分区结构。目前，通常在相邻两个栅极隔槽之间设置9孔沟道阵列(9Hole Array Channel Hole)，对应于一个顶部选择栅，顶部选择栅通过1个顶部选择栅切线而被分割为两部分。将9孔沟道阵列增加到更多的孔可以明显减少栅极隔槽的数量，被认为是一种可以提高3D NAND存储密度的方法。
[0003]然而，若在形成沟道通孔之前先形成顶部选择栅切线，容易出现顶部选择栅切线的位置偏移而导致的与一侧沟道通孔之间的距离过小的情况，上述问题会导致后续控制栅结构的填充困难，从而影响顶部选择栅切线的电压(Vt)发生变化。并且，若将顶部选择栅切线的制作步骤移到填充控制栅结构的步骤之后，由于形成控制栅结构的步骤通常包括沉积多层不同种类的材料如高K介质、TiN和W，为了形成顶部选择栅切线，除了隔离层之外还需要对上述各层以及沟道通孔中的多晶硅插塞(Poly Silicon Plug)进行刻蚀，这会导致顶部选择栅切线的制作工艺困难；并且，若在堆叠体中为顶部选择栅切线预留空间，则会存在以下问题：1、形成控制栅结构的工艺气体气流不均，在预留空间会更多，影响控制栅结构的形成；2、形成控制栅结构的工艺气体会腐蚀多晶硅插塞；3、去除牺牲层的工艺中，由于预留区域中具有更多的牺牲层，导致工艺更复杂。上述问题，导致难以进一步增加9孔沟道阵列中沟道孔列的数量，从而影响器件存储密度的提升。

技术实现思路

[0004]本申请的主要目的在于提供一种三维存储器、其制作方法及具有其的存储系统，以解决现有技术中三维存储器的存储密度难以进一步提升的问题。
[0005]为了实现上述目的，根据本申请的一个方面，提供了一种存储器的制作方法，包括以下步骤：提供衬底，衬底上具有堆叠体；在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线；在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构。
[0006]进一步地，导电介质层为多晶硅层，多晶硅层的厚度大于；或导电介质层为掺杂多晶硅层。
[0007]进一步地，顶部选择栅切线的延伸方向与沟道孔列的延伸方向相同。
[0008]进一步地，堆叠体包括沿远离衬底的方向交替层叠的多层牺牲层和多层隔离层。
[0009]进一步地，在形成沟道结构的步骤之后，制作方法还包括以下步骤：将牺牲层置换
为控制栅结构，以形成栅极堆叠结构，在栅极堆叠结构中形成贯穿至衬底的多个共源极，多排沟道孔列位于相邻共源极之间。
[0010]进一步地，在形成顶部选择栅切线的步骤之前，制作方法还包括在导电介质层上形成第一绝缘层的步骤，形成顶部选择栅切线的步骤包括：形成顺序贯穿第一绝缘层和导电介质层至堆叠体的顶部选择栅开口；形成覆盖第一绝缘层的第二绝缘层，第二绝缘层中的部分填充于顶部选择栅开口中形成顶部选择栅切线。
[0011]根据本申请的另一方面，提供了一种三维存储器，包括：衬底，衬底上具有栅极堆叠结构和导电介质层，导电介质层位于栅极堆叠结构远离衬底的一侧，栅极堆叠结构和导电介质层中具有贯穿至衬底的多排沟道孔列，栅极堆叠结构包括沿远离衬底的方向交替的多层控制栅结构和多层隔离层；沟道结构，设置于沟道孔列中的沟道通孔中；顶部选择栅切线，贯穿导电介质层至栅极堆叠结构。
[0012]进一步地，导电介质层为多晶硅层，多晶硅层的厚度大于；或导电介质层为掺杂多晶硅层。
[0013]进一步地，顶部选择栅切线的延伸方向与沟道孔列的延伸方向相同。
[0014]进一步地，三维存储器还包括：共源极，设置于栅极堆叠结构中并贯穿至衬底，多排沟道孔列位于相邻共源极之间。
[0015]进一步地，三维存储器还包括：第一绝缘层，覆盖于导电介质层上；顶部选择栅开口，顺序贯穿第一绝缘层和导电介质层至栅极堆叠结构，顶部选择栅切线位于顶部选择栅开口中。
[0016]根据本申请的另一方面，还提供了一种存储系统，包括控制器和上述的三维存储器，控制器耦合至三维存储器，并控制三维存储器存储数据。
[0017]应用本申请的技术方案，提供了一种三维存储器的制作方法，该制作方法中先在堆叠体上形成导电介质层，并形成由导电介质层贯穿至堆叠体的顶部选择栅切线，然后再在堆叠体和导电介质层中形成贯穿至衬底的多排沟道孔列，并在各排沟道孔列中的沟道通孔中形成沟道结构，从而通过引入上述导电介质层并形成贯穿的顶部选择栅切线，使得顶部选择栅切线与沟道通孔之间为导电介质层而并非堆叠体，顶部选择栅切线与沟道通孔之间距离不会对后续置换控制栅结构的工艺带来影响，通过将顶部选择栅切线的制作工序移至填充控制栅结构的步骤之前，降低了现有制作选择栅切线的步骤中需要刻蚀多层材料而导致的工艺困难，有利于栅极隔槽见沟道孔数量的增加，进而有利于器件存储密度的提升。
附图说明
[0018]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0019]图1示出了在本申请实施方式所提供的一种三维存储器的制作方法中，在堆叠体上形成导电介质层后基体的局部剖面结构示意图；
[0020]图2示出了在图1所示的导电介质层中形成贯穿至堆叠体的顶部选择栅开口后基体的局部剖面结构示意图；
[0021]图3示出了在图2所示的顶部选择栅开口中形成顶部选择栅切线后基体的局部俯视结构示意图；
[0022]图4示出了形成贯穿至图3所示的衬底的多排沟道孔列并在各沟道孔列中的沟道通孔中形成沟道结构后基体的局部剖面结构示意图，其中，各排沟道孔列的延伸方向与顶部选择栅切线的延伸方向相同；
[0023]图5中的A区域示出了图4所示的基体的局部剖面结构示意图；
[0024]图6示出了在本申请实施方式所提供的一种三维存储器的局部俯视结构示意图；
[0025]图7中示出了图6所示的基体中A＇区域的剖面结构示意图；
[0026]图8示出了在本申请实施方式所提供的另一种三维存储器的局部俯视结构示意图；
[0027]图9示出了在本申请实施方式所提供的存储系统的连接关系示意图。
[0028]其中，上述附图包括以下附图标记：
[0029]10、衬底；20、堆叠体；210、牺牲层；220、隔离层；230、控制栅结构；30、沟道孔列；301、沟道通孔；310、沟道结构；311、功能层；312、沟道层；313、介电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器的制作方法，其特征在于，包括以下步骤：提供衬底，所述衬底上具有堆叠体；在所述堆叠体上形成导电介质层，并形成由所述导电介质层贯穿至所述堆叠体的顶部选择栅切线；在所述堆叠体和所述导电介质层中形成贯穿至所述衬底的多排沟道孔列，并在各排所述沟道孔列中的沟道通孔中形成沟道结构。2.根据权利要求1所述的制作方法，其特征在于，所述导电介质层为多晶硅层，所述多晶硅层的厚度大于或所述导电介质层为掺杂多晶硅层。3.根据权利要求1所述的制作方法，其特征在于，所述顶部选择栅切线的延伸方向与所述沟道孔列的延伸方向相同。4.根据权利要求1至3中任一项所述的制作方法，其特征在于，所述堆叠体包括沿远离所述衬底的方向交替层叠的多层牺牲层和多层隔离层。5.根据权利要求4所述的制作方法，其特征在于，在形成所述沟道结构的步骤之后，所述制作方法还包括以下步骤：将所述牺牲层置换为控制栅结构，以形成栅极堆叠结构，在所述栅极堆叠结构中形成贯穿至所述衬底的多个共源极，多排所述沟道孔列位于相邻所述共源极之间。6.根据权利要求1至3中任一项所述的制作方法，其特征在于，在形成所述顶部选择栅切线的步骤之前，所述制作方法还包括在所述导电介质层上形成第一绝缘层的步骤，形成所述顶部选择栅切线的步骤包括：形成顺序贯穿所述第一绝缘层和所述导电介质层至所述堆叠体的顶部选择栅开口；形成覆盖所述第一绝缘层的第二绝缘层，所述第二绝缘层中的部分填充于所述顶部选择栅开口...

【专利技术属性】
技术研发人员：吴采宇，蒲浩，高庭庭，李拓，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：