一种堆叠结构及堆叠方法技术

本发明专利技术提供一种堆叠结构及堆叠方法，堆叠结构包括依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，n为大于等于1小于等于N的整数；第j封装模块还包括：覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N

【技术实现步骤摘要】
一种堆叠结构及堆叠方法


[0001]本专利技术涉及半导体
，具体涉及一种堆叠结构及堆叠方法。

技术介绍

[0002]随着便携式设备的智能化、小型化和普及化，以硅通孔(Throμgh Silicon Via，TSV)技术为代表的三维立体集成技术越发受到电子行业的关注。硅通孔技术使得多个芯片相互堆叠集成成为可能，从而将芯片集成从二维集成扩展到三维集成。具体的，采用硅通孔工艺得到的三维堆叠结构包括：依次堆叠设置的若干个具有硅通孔的芯片、位于相邻两个芯片之间的有机填料和若干个微凸块，有机填料用于对相邻两个芯片之间的间隙进行封装，微凸块与相邻两个芯片的硅通孔连接，从而实现了相邻芯片的连接以及垂直互联。
[0003]三维堆叠结构的正常工作与三维堆叠结构中芯片的连接强度相关。当芯片的连接强度较大时，三维堆叠结构保持稳定连接，从而保证了三维堆叠结构的正常工作；当芯片连接强度较小时，相邻两个芯片容易在环境影响或外力作用下发生分离，从而影响了三维堆叠结构正常工作。
[0004]然而，由于微凸点的尺寸较小，使得三维堆叠结构的连接强度较小。...

【技术保护点】

【技术特征摘要】
1.一种堆叠结构，其特征在于，包括依次垂直层叠且电学连接的第一封装模块至第N封装模块，N为大于等于2的整数，第n封装模块包括第n半导体单元，所述第n半导体单元具有相对设置的第一表面和第二表面，n为大于等于1小于等于N的整数；第j封装模块还包括：覆盖第j半导体单元的第一表面的第一介质层，j为大于等于1小于等于N
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1的整数；贯穿所述第一介质层的第一焊料件；第j+1封装模块还包括：覆盖第j+1半导体单元的第二表面的第二介质层；贯穿所述第二介质层的第二焊料件；其中，所述第j封装模块的第一介质层与所述第j+1封装模块的第二介质层相互键合；所述第j封装模块的第一焊料件与所述第j+1半导体模块的第二焊料件焊接在一起。2.根据权利要求1所述的堆叠结构，其特征在于，所述第一介质层中具有贯穿所述第一介质层的第一开口，所述第一焊料件位于所述第一开口中；所述第二介质层中具有贯穿所述第二介质层的第二开口，所述第二焊料件位于所述第二开口中；对于焊接在一起的第一焊料件和第二焊料件，自所述第一焊料件至第二焊料件的方向上，所述第一焊料件的横截面积逐渐减小，自所述第二焊料件至第一焊料件的方向上，所述第二焊料件的横截面积逐渐减小。3.根据权利要求2所述的堆叠结构，其特征在于，所述第一焊料件与所述第一介质层之间具有间隙，所述第二焊料件与所述第二介质层之间具有间隙。4.根据权利要求2或3所述的堆叠结构，其特征在于，所述第n封装模块还包括:贯穿所述第n半导体单元的第n导电件；第k导电件的两端分别与第k封装模块中的第一焊料件和第二焊料件电学连接，k为大于等于2且小于等于N
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1的整数；第一导电件的一端与第一封装模块中的第一焊料件电学连接，第N半导体单元中的第N导电件的一端与第N封装模块中的第二焊料件电学连接；所述第一封装模块还包括位于第一半导体单元的第一表面的第一导电线路层，所述第一导电线路层与所述第一导电件电学连接；所述第j+1封装模块还包括位于所述第j+1半导体单元的第二表面的第j+1导电线路层，所述第j+1导电线路层与所述第j+1导电件电学连接。5.根据权利要求4所述的堆叠结构，其特征在于，所述第一开口内还设置有位于所述第一焊料件底部的第一导电保护层；所述第二开口内还设置有位于所述第二焊料件底部的第二导电保护层。6.根据权利要求1
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3任一项所述的堆叠结构，其特征在于，所述第一介质层的厚度为2μm
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10μm，所述第二介质层的厚度为2μm
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10μm。7.根据权利要求2所述的堆叠结构，其特征在于，所述第一开口的内径为5μm
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30μm，所述第二开口的内径为5μm
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30μm。8.根据权利要求2或3所述的堆叠结构，其特征在于，所述第一焊料件的体积与所述第一开口的体积比值为0.8
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1.2，所述第二焊料件的体积与所述第二开口的体积比值为0.8
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【专利技术属性】
技术研发人员：张春艳，曹立强，曾淑文，
申请(专利权)人：华进半导体封装先导技术研发中心有限公司，
类型：发明
国别省市：