显示器数字图像缩放中的数据有效信号产生电路制造技术

一种显示器数字图像缩放中的数据有效信号产生电路，属于显示器技术。它包括输入系数Ｃｏｅｆ［５：０］、水平缩放步长ｈｓｔｅｐ［６：０］、目标时钟ｄｅｓ－ｃｌｋ和低有效复位信号ｒｓｔ－ｎ的依次连接的第一个加法器、选择器和寄存器，第二个加法器、选择器和寄存器，两个比较器，将两个比较器的比较结果相或的或门，将或结果与输入信号ｖｄｅ－ｓｔａｒｔ相或的或门以及分别输入该或结果ｃｎｔ－ｒｓｔ得到行数据有效信号ＨＤＥ和场数据有效信号ＶＤＥ的行计数器和场计数器。行计数器和场计数器还和与门相连，以得到混合的数据有效信号ＤＥ。它处理结果非常准确，电路简单，可靠性高。可广泛应用于各类显示器的数字图像缩放电路中。（*该技术在2013年保护过期，可自由使用*）

Data effective signal generating circuit in digital image scaling of display

The utility model relates to a data effective signal generating circuit in a digital image zooming display. It includes input coefficient Coef 5:0, hstep 6:0, zoom step Desclk target clock and active low reset signal Rstn connected to the first adder, and a register selector, second adders, selector and register, the two comparator compares the two comparator or the result of the gate, or will the gate with the input signal and input Vdestart phase or the results obtained respectively or Cntrst for effective data signal HDE and field data valid signal VDE line counter and counter. The line counter and field counter are also connected to the gate to obtain a mixed data valid signal DE. It is very accurate, simple circuit and high reliability. The utility model can be widely used in the digital image scaling circuit of various displays. \ue5cf

【技术实现步骤摘要】

本技术属于显示器
，更具体地说涉及显示器数字图像缩放中的数据有效信号产生电路的改进。
技术介绍
同步信号产生电路是数字图像缩放电路中的难点，也是重点。由于与源图像格式不同，同步信号必须重新产生。所产生的数据有效信号DE将用来控制数据处理中的同步、行存储器读地址的控制和缩放系数的复位等。由于视频信号格式众多，不同格式的同步信号周期宽度不一致，即使活动图像格式一致，其行、场回扫期(即blank)在不同的场频下长短不一，因此所得到的目标同步信号周期长度也将不同。针对不同输入模式设计的电路结构复杂，可靠性也差。如果通过缩放比例计算出目标图像同步信号的周期长度，然后用计数器产生同步信号，因为计算电路本身很复杂，电路总体就更复杂。本技术的目的，就在于克服上述缺点和不足，提供一种利用行缩放步长累加得到缩放系数的进位位控制计数器的方法产生目标同步信号，实现目标同步信号自动缩放；无须考虑输入图像格式和BLANK大小，也不用先计算目标同步信号的周期长度，处理结果非常准确；电路简单，可靠性高的显示器数字图像缩放中的数据有效信号产生电路。
技术实现思路
为了达到上述目的，本技术包括输入系数Coef[5:0]、水平缩放步长hstep[6:0]、目标时钟des-clk和低有效复位信号rst-n的依次连接的第一个加法器、选择器和寄存器，与第一个加法器、选择器和寄存器连接的第二个加法器、选择器和寄存器，与第二个加法器、选择器和寄存器连接的两个比较器，将两个比较器的比较结果相或的或门，将或结果与输入信号vde-start相或的或门以及分别输入该或结果cnt-rst得到行数据有效信号HDE和场数据有效信号VDE的行计数器和场计数器。分别得到行数据有效信号HDE和场数据有效信号VDE的行计数器和场计数器还和与门相连，可得到混合的数据有效信号DE。本技术原理如下。设ori_actpix，des_actpix，分别是源信号和目标信号行活动像素数，Ori_htotal，des_htotal分别是源信号和目标信号行同步信号(HS和DE)周期长度。它们的关系可如下式表示des_htotal=des_actpixori_actpix*ori_htotal.....(1)]]>显然，由于做乘法运算和除法运算，电路复杂，耗时多。先计算出des_htotal的方案不可取。利用输入的水平缩放步长hstep来产生系数，从而控制计数器。设源信号相邻像素间距单位为64。则hstep=ori_actpix-1des_actpix-1*64.....(2)]]>hstep是一为小于128的固定值，由MCU输入。Hstep大于128的情况本电路不支持。设系数coef为一8位位宽的二进制数。在每个时钟周期内，将coef对64取模的余数coef[5:0]加上行步长hstep。如下所示coef＝coef[5:0]+hstep(3)Coef的高两位作为一个计数器(outpix_cnt)的被加数outpix_cnt＝outpix_cnt+coef[7:6] (4)即当coef小于64时，计数器值不增加；大于或等于一倍单位距离64时，计数器加1；大于或等于二倍单位距离时，计数器加2。Coef[7:6]等于2只可能在向下缩放时才可能发生。当outpix_cnt等于ori_htotal-1或ori_htotal(对于向下缩放，可能跳过ori_htotal-1)时，产生一个复位信号outpixcnt_reset，对计数器清零，且对系数coef复位。在Outpix_cnt等于零到ori_htotal-1(或ori_htotal)之间的长度，就是目标同步信号的周期长度。本技术的任务就是这样完成的。本技术提供了一种利用行缩放步长累加得到缩放系数的进位位控制计数器的方法产生目标同步信号，实现目标同步信号自动缩放；无须考虑输入图像格式和BLANK大小，也不用先计算目标同步信号的周期长度，处理结果非常准确；电路简单，可靠性高的显示器数字图像缩放中的数据有效信号产生电路。它可广泛应用于各类显示器的数字视频信号图像缩放电路中。附图说明图1为用缩放系数累加得到目标同步信号的电路图。图2为HDE的产生电路图。图3为VDE的产生电路图。具体实施方式实施例1.一种显示器数字图像缩放中的数据有效信号产生电路，如图1～图3所示。它包括输入系数Coef[5:0]、水平缩放步长hstep[6:0]、目标时钟des-clk和低有效复位信号rst-n的依次连接的第一个加法器1、选择器2和寄存器3，与第一个加法器1、选择器2和寄存器3连接的第二个加法器4、选择器5和寄存器6，与第二个加法器4、选择器5和寄存器6连接的两个比较器7，将两个比较器7的比较结果相或的或门8，将或结果与输入信号vde-start相或的或门9以及分别输入该或结果cnt-rst得到行数据有效信号HDE和场数据有效信号VDE的行计数器10和场计数器11。分别得到行数据有效信号HDE和场数据有效信号VDE的行计数器10和场计数器11还和与门相连。参阅图1。输入信号vde_start是一场的开始，它和outpixcnt_reset的或的结果cnt_rst，对计数器清零，并对系数coef作一次复位，以保证输出的每行及每场同步信号一致。在一场之内，相邻两个cnt_rst高脉冲之间的长度就是目标信号行同步HS和行有效HDE的周期长度。图1中，des_clk是目标时钟，rst_n为低有效复位信号。从左至右，第一个加法器1、选择器2和寄存器3一起产生coef。Coef[5:0]和输入的hstep[6:0]作为加法器1的被加数。当最终cnt_rst为1时选择器6输出8’d64。Coef高两位coef[7:6]作为产生同步信号的加法器4outpixcnt_next的被加数。其值经寄存器后得到outpixcnt。当cnt_rst为1对其清零。随后两个比较器7比较outpixcnt是否等于ori_htotal或ori_htotal。其比较结果相或后得到outpixcnt_reset。最后outpixcnt_reset与vde_start相或得到cnt_rst。得到cnt_rst信号后，就可以产生hde了。图2是hde的产生电路，包含一个在时钟上升沿到来时加1的计数器10hdegen_cnt。cnt_rst信号为高时对这个计数器10复位。hde只在计数器10为零和等于目标信号一行有效像素数des_actpix时翻转。当计数器10为零时，hde输出1，一直到计数器10等于des_actpix，hde输出0。这样就得到了行数据有效同步信号。场有效信号vde是由一场的开始vde_start，和一场的结束vde_quit决定。如图3所示。当vde_start为1时，VDE从零翻转为1，当vde_quit为1时，VDE翻转为0。Vde_start只在源信号已经输入两行有效信号后，在第三行开始输出时第一个des_clk周期内为1。计数器11linecnt在vde_start为1时清零。每个cnt_rst脉冲到来时加1。当linecnt等于目标图像有效行数des_actline时，得到vde_quit为1，从而拉低VDE。VDE与HDE本文档来自技高网...

【技术保护点】
一种显示器数字图像缩放中的数据有效信号产生电路，其特征在于它包括输入系数Ｃｏｅｆ［５∶０］、水平缩放步长ｈｓｔｅｐ［６∶０］、目标时钟ｄｅｓ－ｃｌｋ和低有效复位信号ｒｓｔ－ｎ的依次连接的第一个加法器、选择器和寄存器，与第一个加法器、选择器和寄存器连接的第二个加法器、选择器和寄存器，与第二个加法器、选择器和寄存器连接的两个比较器，将两个比较器的比较结果相或的或门，将或结果与输入信号ｖｄｅ－ｓｔａｒｔ相或的或门以及分别输入该或结果ｃｎｔ－ｒｓｔ得到行数据有效信号ＨＤＥ和场数据有效信号ＶＤＥ的行计数器和场计数器。

【技术特征摘要】
1.一种显示器数字图像缩放中的数据有效信号产生电路，其特征在于它包括输入系数Coef[5:0]、水平缩放步长hstep[6:0]、目标时钟des-clk和低有效复位信号rst-n的依次连接的第一个加法器、选择器和寄存器，与第一个加法器、选择器和寄存器连接的第二个加法器、选择器和寄存器，与第二个加法器、选择器和寄存器连接的两个比较器，将两个比...

【专利技术属性】
技术研发人员：何云鹏，战嘉瑾，丁勇，刘志恒，陈永强，缪建兵，
申请(专利权)人：海信集团有限公司，
类型：实用新型
国别省市：95[中国|青岛]