本发明专利技术公开一种具有ECC功能的总线桥装置，包括指令处理模块、WD通道和RD通道。WD通道包括ECC编码模块和写操作ECC码缓存模块，ECC编码模块把输入数据进行编码，输出包括正常数据和ECC码，写操作ECC码缓存模块负责将ECC码及对应地址进行缓存。RD通道包括ECC解码模块和读操作ECC码缓存模块，ECC解码模块把输入数据和ECC码进行校验，输出包括正常数据和校验位，读操作ECC码缓存模块负责将ECC码及对应地址进行缓存。本发明专利技术在总线传输过程中实现ECC保护，实现对总线过往数据流的ECC保护，摆脱了对终端控制线的需求限制。对终端控制线的需求限制。对终端控制线的需求限制。
【技术实现步骤摘要】
一种具有ECC功能的总线桥装置
[0001]本专利技术涉及总线数据传输
，具体是一种具有ECC功能的总线桥装置。
技术介绍
[0002]ECC（Error Correcting Code）是一种能够实现“错误检查和纠正”的技术，在奇偶校验的基础上发展而来，在NAND闪存和高可靠性内存上得到广泛应用。
[0003]AHB总线和AXI总线都是AMBA总线规范的重要组成部分，其中AHB总线是AMBA总线规范2.0的重要组成部分，因为分块处理、单周期总线主机移交、单时钟沿操作、流水线操作、更宽的数据总线架构、支持多个总线主从设备的特性，成为IP开发商和SOC系统集成者最为青睐的工业标准片上结构，在高性能模块(如 CPU、DMA 和 DSP 等)之间的广泛使用。AHB 系统由主模块、从模块和基础结构(Infrastructure)3部分组成，AHB主机是系统中所有行为的发起者，从机是系统中所有操作的实际执行者。
[0004]AXI总线是AMBA3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写地址通道、并支持显著传输访问和乱序访问。AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。
[0005]目前，以AHB协议、AXI协议为基础的SOC系统设计，对于高可靠性的数据传输需求，普遍在传输的终端进行ECC保护，特别是对内存或闪存等，均在响应控制器上实现相应功能，给系统设计和使用带来较大限制。
技术实现思路
[0006]针对现有技术的缺陷，本专利技术提供一种具有ECC功能的总线桥装置，在总线传输过程中实现ECC保护，实现对总线过往数据流的ECC保护，摆脱了对终端控制线的需求限制。
[0007]为了解决所述技术问题，本专利技术采用的技术方案是：一种具有ECC功能的总线桥装置，包括指令处理模块、WD通道和RD通道；WD通道包括ECC编码模块和写操作ECC码缓存模块，ECC编码模块把输入数据进行编码，输出包括正常数据和ECC码，写操作ECC码缓存模块负责将ECC码及对应地址进行缓存；指令处理模块接收到写指令时，写数据进入ECC编码模块进行ECC编码，正常数据发出，ECC码暂存于写操作ECC码缓存模块，待数据发送完毕后，启动ECC写操作，将ECC码写到对应的地址空间内，完成本次的写操作；RD通道包括ECC解码模块和读操作ECC码缓存模块，ECC解码模块把输入数据和ECC码进行校验，输出包括正常数据和校验位，读操作ECC码缓存模块负责将ECC码及对应地址进行缓存；指令处理模块接收到读指令时，生成并发出读ECC指令，将收到的ECC码存放于读操作ECC码缓存模块，ECC码收取完毕后读指令正常发出，读回的数据与暂存的ECC码一起进入ECC解码模块进行校验，校验后读回的正常数据返回给上端的AXI总线，校验错误RRESP回
复错误响应或置错误标示位。
[0008]进一步的，WD通道还包括位宽判断模块、写通道数据缓存模块和数据组合模块，位宽判断模块用于判断写指令对应的写操作是否为满位宽写操作，如果是非满位宽写操作，数据首先进入写通道数据缓存模块，指令处理模块根据接收到的写指令生成相应的读ECC指令和读数据指令，收到的数据暂存于读操作ECC缓存模块，跟后续读数据指令读回的数据一起依次进入ECC解码模块进行校验，读回的数据和写通道数据缓存模块中暂存的写数据进行组合，形成满位宽的传输数据，组合后的数据进入ECC编码模块进行ECC编码，正常数据发出，ECC码暂存于写操作ECC码缓存模块，待数据发送完毕后，启动ECC写操作，将ECC码写到对应的地址空间内，完成本次的写操作；如果是满位宽写操作，写数据进入ECC编码模块进行ECC编码，正常数据发出，ECC码暂存于写操作ECC码缓存模块，待数据发送完毕后，启动ECC写操作，将ECC码写到对应的地址空间内，完成本次的写操作。
[0009]进一步的，ECC编码模块之后连接传输注毒模块，需要注毒功能时，卡其传输注毒模块并设定需要注毒的位置和注毒污染的数据量，传输注毒模块对ECC编码模块编码后的正常数据的对应位进行注毒，总注毒数据量达到配置数据量后停止注毒。
[0010]进一步的，ECC编码模块前设有分支控制及选通模块I，满位宽写数据或者非满位宽组合后的数据通过分支控制及选通模块I传输至ECC编码模块；写指令ECC缓存模块后连接分支控制及选通模块II，ECC编码后产生的正常数据通过分支控制及选通模块II发出。
[0011]进一步的，总线桥装置以点对点的桥接使用，直接将带有总线接口的存储模块挂载于总线桥装置的主机接口，此时挂载存储模块的空间要同时满足数据存储和ECC码存储的需要。
[0012]进一步的，总线桥装置以总线级联桥接方式使用，总线桥装置通过总线挂载多个存储模块，将数据和ECC码存放于不同的从机。
[0013]进一步的，总线桥装置适用于AXI总线和AHB总线。
[0014]进一步的，指令处理模块包括写指令处理模块和读指令处理模块。
[0015]本专利技术的有益效果：本专利技术在总线传输过程中实现ECC保护，实现对总线过往数据流的ECC保护，摆脱了对终端控制线的需求限制。同时可灵活选择模块的嵌入位置，可灵活分配数据和ECC校验码的存放位置，突破了对原有系统使用ECC功能的限制。具有注毒功能，可供系统反向测试使用。
附图说明
[0016]图1为实施例1所述总线桥装置的原理框图；图2为实施例1所述总线桥装置点对点桥接示意图；图3为实施例1所述总线桥装置总线级联桥接示意图；图4为实施例2所述总线桥装置的原理框图；图5为实施例2所述总线桥装置点对点桥接示意图；图6为实施例2所述总线桥装置总线级联桥接示意图。
具体实施方式
[0017]下面结合附图和具体实施例对本专利技术作进一步的说明。
[0018]实施例1本实施例公开一种具有ECC功能的AHB总线桥装置，如图1所示，包括指令处理模块、WD通道和RD通道。
[0019]WD通道包括位宽判断模块、写通道数据缓存模块FIFO、数据组合模块D MERGE、分支控制及选通模块I、ECC编码模块ENC、写操作ECC码缓存模块DA、传输注毒模块POISON和分支控制及选通模块II。
[0020]位宽判断模块一路直接连接至分支控制及选通模块I，另一路通过写通道数据缓存模块FIFO、数据组合模块D MERGE连接至分支控制及选通模块I。分支控制及选通模块I、ECC编码模块ENC、写操作ECC码缓存模块DA和分支控制及选通模块II依次连接，传输注毒模块POISON连接在ECC编码模块ENC与分支控制及选通模块II之间。
[0021]RD通道包括依次连接的ECC解码模块和读操作ECC码缓存模块。
[0022]ENC 为ECC编码模块，把输入数据进行编码，输出包括正常本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种具有ECC功能的总线桥装置，其特征在于：包括指令处理模块、WD通道和RD通道；WD通道包括ECC编码模块和写操作ECC码缓存模块，ECC编码模块把输入数据进行编码，输出包括正常数据和ECC码，写操作ECC码缓存模块负责将ECC码及对应地址进行缓存；指令处理模块接收到写指令时，写数据进入ECC编码模块进行ECC编码，正常数据发出，ECC码暂存于写操作ECC码缓存模块，待数据发送完毕后，启动ECC写操作，将ECC码写到对应的地址空间内，完成本次的写操作；RD通道包括ECC解码模块和读操作ECC码缓存模块，ECC解码模块把输入数据和ECC码进行校验，输出包括正常数据和校验位，读操作ECC码缓存模块负责将ECC码及对应地址进行缓存；指令处理模块接收到读指令时，生成并发出读ECC指令，将收到的ECC码存放于读操作ECC码缓存模块，ECC码收取完毕后读指令正常发出，读回的数据与暂存的ECC码一起进入ECC解码模块进行校验，校验后读回的正常数据返回给上端的AXI总线，校验错误RRESP回复错误响应或置错误标示位。2.根据权利要求1所述的具有ECC功能的总线桥装置，其特征在于：WD通道还包括位宽判断模块、写通道数据缓存模块和数据组合模块，位宽判断模块用于判断写指令对应的写操作是否为满位宽写操作，如果是非满位宽写操作，数据首先进入写通道数据缓存模块，指令处理模块根据接收到的写指令生成相应的读ECC指令和读数据指令，收到的数据暂存于读操作ECC缓存模块，跟后续读数据指令读回的数据一起依次进入ECC解码模块进行校验，读回的数据和写通道数据缓存模块中暂存的写数据进行组合，形成满位宽的传输数据，组合后的数据进入ECC编码模块进行ECC编码，正常数据发出，ECC码暂存于写操作ECC码缓...
【专利技术属性】
技术研发人员：孙中琳，师开伟，
申请(专利权)人：山东华芯半导体有限公司，
类型：发明
国别省市：
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