半导体装置制造方法及图纸

一种半导体装置，用以保护内部电路，包括晶体管以及静电放电保护装置。晶体管包括栅极端、耦接至内部电路的源极端、耦接至输入/输出焊垫的漏极端以及耦接至接地端的基极端。静电放电保护装置耦接于输入/输出焊垫以及接地端之间。当输入/输出焊垫接收到静电放电电流时，静电放电保护装置将静电放电电流排除至接地端。端。端。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术涉及一种半导体装置以及半导体结构，特别涉及一种作为静电保护的半导体装置以及半导体结构。

技术介绍

[0002]集成电路是可因各种不同的静电放电事件而导致严重的损毁，一个主要的静电放电机制是来自于人体，称之为人体放电模式(Human Body Model,HBM)，人体于100毫微秒(Nano
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second)左右的时间内，产生数安培的尖端电流至集成电路而将电路烧毁。第二种静电放电机制是来自于金属物体，称之为机器放电模式(Machine Model,MM)，其产生较人体放电模式更高上许多的上升时间以及电流位准。第三种静电放电机制是为组件充电模式(Charged
‑
Device Model,CDM)，其中集成电路本身累积电荷并在上升时间不到0.5毫微秒的时间内，放电至接地端。因此，我们需要有效的静电放电保护装置来保护集成电路免于静电放电的危害。

技术实现思路

[0003]有鉴于此，本专利技术提出一种半导体装置，用以保护一内部电路。所述半导体装置包括一晶体管以及一静电放电保护装置。所述晶体管包括一栅极端、一源极端、一漏极端以及一基极端，其中所述源极端耦接至所述内部电路，所述漏极端耦接至一输入/输出焊垫，所述基极端耦接至一接地端。所述静电放电保护装置耦接于所述输入/输出焊垫以及所述接地端之间，其中当所述输入/输出焊垫接收到一静电放电电流时，所述静电放电保护装置将所述静电放电电流排除至所述接地端。
[0004]根据本专利技术的一实施例，所述晶体管包括一半导体基板、一第一井区、一第二井区、一第三井区以及一第四井区。所述半导体基板具有一第一导电型。所述第一井区具有一第二导电型，且形成于所述半导体基板中。所述第二井区具有所述第二导电型，且形成于所述第一井区中。所述第三井区具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相互连接。所述第四井区具有所述第一导电型，形成于所述第一井区中，且位于所述第二井区以及所述第三井区之间。所述第一顶掺杂区具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第四井区之间，其中所述第一顶掺杂区是与所述第二井区相互连接。所述第二顶掺杂区具有所述第一导电型，形成于所述第四井区中。所述第一掺杂区具有所述第一导电型，形成于所述第二顶掺杂区中，其中所述第一掺杂区形成所述栅极端。所述第三掺杂区具有所述第二导电型，形成于所述第二井区中，其中所述第三掺杂区形成所述漏极端。所述第四掺杂区具有所述第二导电型，形成于所述第一井区中且位于所述第三井区以及所述第四井区之间，其中所述第四掺杂区形成所述源极端。所述第五掺杂区具有所述第一导电型，形成于所述第三井区中，其中所述第五掺杂区形成所述基极端。
[0005]根据本专利技术的一实施例，所述静电放电保护装置包括一第五井区、一第三顶掺杂
区、一第六掺杂区、一第七掺杂区、一第八掺杂区、一第一栅极结构以及一第二栅极结构。所述第五井区具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相邻。所述第三顶掺杂区具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第五井区之间，其中所述第三顶掺杂区是与所述第二井区相互连接。所述第六掺杂区具有所述第二导电型，形成于所述第二井区中。所述第七掺杂区具有所述第一导电型，形成于所述第五井区中。所述第八掺杂区具有所述第二导电型，形成于所述第五井区中，且位于所述第一井区以及所述第七掺杂区之间。所述第一栅极结构形成于所述第三顶掺杂区之上，其中所述第六掺杂区以及所述第一栅极结构耦接至所述输入/输出焊垫。所述第二栅极结构形成于所述第一井区以及所述第五井区之上，且位于所述第三顶掺杂区以及所述第八掺杂区之间，其中所述第二栅极结构、所述第七掺杂区以及所述第八掺杂区是耦接至所述接地端。
[0006]根据本专利技术的一实施例，所述静电放电保护装置是为一静电放电保护晶体管。
[0007]根据本专利技术的另一实施例，所述静电放电保护装置更包括一第九掺杂区。所述第九掺杂区具有所述第一导电型，形成于所述第一井区中，且与所述第六掺杂区相互连接，其中所述第九掺杂区是耦接至所述输入/输出焊垫，其中所述晶体管的所述栅极端是为一浮接状态。
[0008]根据本专利技术的另一实施例，所述晶体管更包括一第二掺杂区。所述第二掺杂区具有所述第二导电型，形成于所述第二顶掺杂区中，且与所述第一掺杂区相互连接。
[0009]根据本专利技术的一实施例，所述第一掺杂区是位于所述第二掺杂区以及所述第三掺杂区之间。
[0010]根据本专利技术的另一实施例，所述第二掺杂区是位于所述第一掺杂区以及所述第三掺杂区之间。
[0011]根据本专利技术的另一实施例，所述栅极端是耦接至所述接地端。
[0012]根据本专利技术的一实施例，当所述漏极端接收所述静电放电电流时，所述第三掺杂区、所述第一掺杂区以及所述第二掺杂区形成一双极性晶体管，用以将所述静电放电电流经所述栅极端排除至所述接地端，进而保护所述内部电路。
[0013]根据本专利技术的一实施例，所述第一掺杂区、所述第四掺杂区以及所述第五掺杂区是围绕所述第三掺杂区。
[0014]根据本专利技术的一实施例，所述第七掺杂区以及所述第八掺杂区是围绕所述第六掺杂区。
[0015]根据本专利技术的一实施例，所述第三掺杂区以及所述第六掺杂区相互连接，所述第一掺杂区、所述第三掺杂区、所述第四掺杂区、所述第五掺杂区、所述第六掺杂区、所述第七掺杂区以及所述第八掺杂区共同形成一环绕结构。
附图说明
[0016]图1是显示根据本专利技术的一实施例所述的集成电路的电路图；
[0017]图2是显示根据本专利技术的另一实施例所述的集成电路的电路图；
[0018]图3是显示根据本专利技术的又一实施例所述的集成电路的电路图；
[0019]图4是显示根据本专利技术的一实施例所述的晶体管的剖面图；
[0020]图5是显示根据本专利技术的一实施例所述的静电放电保护晶体管的剖面图；
[0021]图6是显示根据本专利技术的一实施例所述的晶体管以及静电放电保护晶体管的上视图；
[0022]图7是显示根据本专利技术的一实施例所述的硅控整流器的剖面图；
[0023]图8是显示根据本专利技术的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
[0024]图9是显示根据本专利技术的另一实施例所述的晶体管的剖面图；
[0025]图10是显示根据本专利技术的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
[0026]图11是显示根据本专利技术的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
[0027]图12是显示根据本专利技术的又一实施例所述的晶体管的剖面图；
[0028]图13是显示根据本专利技术的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
[0029]图14是显示根据本专利技术的另一实施例所述的晶体管以及静电放电保护晶体管的上视图；
[0030]图15是显示根据本专利技术的另一实施例所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，用以保护一内部电路，其特征在于，包括：一晶体管，包括一栅极端、一源极端、一漏极端以及一基极端，其中所述源极端耦接至所述内部电路，所述漏极端耦接至一输入/输出焊垫，所述基极端耦接至一接地端；以及一静电放电保护装置，耦接于所述输入/输出焊垫以及所述接地端之间，其中当所述输入/输出焊垫接收到一静电放电电流时，所述静电放电保护装置将所述静电放电电流排除至所述接地端。2.根据权利要求1所述的半导体装置，其特征在于，所述晶体管包括：一半导体基板，具有一第一导电型；一第一井区，具有一第二导电型，且形成于所述半导体基板中；一第二井区，具有所述第二导电型，且形成于所述第一井区中；一第三井区，具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相互连接；以及一第四井区，具有所述第一导电型，形成于所述第一井区中，且位于所述第二井区以及所述第三井区之间；一第一顶掺杂区，具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第四井区之间，其中所述第一顶掺杂区是与所述第二井区相互连接；一第二顶掺杂区，具有所述第一导电型，形成于所述第四井区中；一第一掺杂区，具有所述第一导电型，形成于所述第二顶掺杂区中，其中所述第一掺杂区形成所述栅极端；一第三掺杂区，具有所述第二导电型，形成于所述第二井区中，其中所述第三掺杂区形成所述漏极端；一第四掺杂区，具有所述第二导电型，形成于所述第一井区中且位于所述第三井区以及所述第四井区之间，其中所述第四掺杂区形成所述源极端；以及一第五掺杂区，具有所述第一导电型，形成于所述第三井区中，其中所述第五掺杂区形成所述基极端。3.根据权利要求2所述的半导体装置，其特征在于，所述静电放电保护装置包括：一第五井区，具有所述第一导电型，形成于所述半导体基板中且与所述第一井区相邻；一第三顶掺杂区，具有所述第一导电型，形成于所述第一井区中且位于所述第二井区以及所述第五井区之间，其中所述第三顶掺杂区是与所述第二井区相互连接；一第六掺杂区，具有所述第二导电型，形成于所述第二井区中；一第七掺杂区，具有所述第一导电型，形成于所述第五井区中；一第八掺杂区，具有所述第二导电型，形成于所述第五井区...

【专利技术属性】
技术研发人员：陈奕豪，吴祖仪，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：