驱动电路制造技术

本发明专利技术提供了一种实现低功率消耗并且高精度地电压输出的驱动电路。该驱动电路包括：构成源极跟随器的晶体管１１１和开关１３１，连接在输出端子Ｔ２和ＶＤＤ之间；电流源１１３和开关１３２，连接在输出端子Ｔ２和ＶＳＳ之间；构成源极跟随器的晶体管１２１和开关１４１，连接在输出端子Ｔ２和ＶＳＳ之间；电流源１２３和开关１４２，连接在输出端子Ｔ２和ＶＤＤ之间；栅极偏压控制装置１１、１２，根据输入信号电压，向晶体管１１１、１２１供给偏压。（*该技术在2022年保护过期，可自由使用*）

drive circuit

The invention provides a driving circuit for realizing low power consumption and high precision voltage output. The driving circuit includes a source follower transistor 111 and switch 131 is connected between the output terminals T2 and VDD; the current source 113 and switch 132 is connected between the output terminals T2 and VSS; a source follower transistor 121 and switch 141 is connected between the output terminals T2 and VSS current; 123 source and switch 142 is connected between the output terminals T2 and VDD; the gate bias control device 11 and 12, according to the input signal voltage, bias voltage to the transistor 111, 121 supply.

【技术实现步骤摘要】

本专利技术涉及一种驱动电路，特别是适于驱动电容性负载的驱动电路。附图说明图13是表示特开平11-119750号公报所公开的液晶显示装置的驱动电路构成的一个例子的示意图。参照图13可知，该驱动电路由以下元件构成N沟道MOS晶体管1011，其源极通过开关1031与输入端子T1连接，其栅极和漏极连接在一起；开关1032，连接在N沟道MOS晶体管1011的漏极和高电位电源VDD之间 N沟道MOS晶体管1012，其栅极与N沟道MOS晶体管1011的栅极连接在一起(连接节点的电压为V10)，其漏极通过开关1033与高电位电源VDD连接在一起；P沟道MOS晶体管1021，其源极通过开关1041与输入端子T1连接，其栅极和漏极连接在一起；开关1042，连接在P沟道MOS晶体管1021的漏极和低电位电源VSS之间；P沟道MOS晶体管1022，其栅极与P沟道MOS晶体管1021的栅极连接在一起(连接节点的电压为V20)，其漏极通过开关1043与低电位电源VSS连接在一起。N沟道MOS晶体管1012的源极和P沟道MOS晶体管1022的源极连接在一起，并且都与输出端子T2连接。此外，作为预充放电装置，还包括连接在输出端子T2和高电位电源VDD之间的开关1044，以及连接在输出端子T2和低电位电源VSS之间的开关1034。图14(a)是表示如图13所示的现有驱动电路的开关控制动作的时序图。图14(b)是表示如图13所示的现有驱动电路的内部节点V10、V20、输出电压Vout的电压波形的示意图。参照图13和图14，对现有的驱动电路的开关控制动作进行说明。首先，在时刻t0使开关1032、1034导通，进入预充电模式。其结果使输出电压Vout下降。在这种状态下，由于开关1031、1032分别处于断开、导通状态，所以晶体管1011、1012的栅极的偏压为电源电压VDD。接下来，在时刻t1分别使开关1031、1032导通、断开。其结果是，由于晶体管1011的作用，偏压变化为由输入电压Vin仅偏离晶体管1011的阈值Vth1011的电压。即，偏压V10为V10＝Vin+Vth1011。晶体管的阈值Vth是以源极为基准的电位表示的。接下来，在时刻t2使开关1034断开，预充电模式结束，使开关1033导通。在这种状态下，由于晶体管1012起源极跟随器的作用，所以输出电压Vout变化为由晶体管1012的栅极偏压V10仅偏离N沟道MOS晶体管1012的阈值电压Vth1012的电压。即，输出电压Vout为Vout＝V10-Vth1012＝Vin+Vth1011-Vth1012。其中，如果Vth1011≈Vth1012，则Vout≈Vin，输出电压Vout与输入电压Vin大致相等。在时刻t0′(＝t3)，使开关1042、1444导通，进入预充电模式。其结果使输出电压Vout升高。在这种状态下，由于开关1041、1042分别处于断开、导通状态，所以晶体管1021、1022的栅极的偏压V20为电源电压VSS。接下来，在时刻t1′分别使开关1041、1042导通、断开。其结果是，由于晶体管1021的作用，偏压变化为由输入电压Vin仅偏离P沟道MOS晶体管1021的阈值Vth1021的电压。即，偏压V20为V20＝Vin+Vth1021。接下来，在时刻t2′分别使开关1044、1043断开、导通，预充电模式结束。在这种状态下，由于晶体管1022起到源极跟随器的作用，所以输出电压Vout变化为由晶体管1022的栅极偏压V20仅偏离晶体管1022的阈值电压Vth1022的电压。即，输出电压Vout为Vout＝V20-Vth1022＝Vin+Vth1021-Vth1022。其中，如果P沟道MOS晶体管1021、1022的阈值电压Vth1021≈Vth1022，则Vout≈Vin，输出电压Vout与输入电压Vin大致相等。在实际的LSI制造工艺中，虽然MOS晶体管的阈值电压多少有一些偏差，但通过在集成电路中使晶体管1011、1012、1021、1022彼此接近并且以相同尺寸形成，可以较容易地实现Vth1011≈Vth1012、Vth1021≈Vth1022。因此，可以使输出电压Vout和输入电压Vin相等，并且通过作为源极跟随器来动作，能以大电流的供给能力来驱动数据线DL。虽然该驱动电路的晶体管1012、1022分别作为源极跟随器而动作，仅在充电、放电时流过电流，功率消耗低，但难以快速地将输出电压Vout驱动到与输入电压Vin相等的电压。这是由于当晶体管作为源极跟随器动作时，实际上大多数晶体管具有当栅极和源极之间的电压到达阈值电压附近时的电流驱动能力变小的特性，因此在源极跟随器动作中，从栅极和源极之间的电压到达阈值电压附近直到稳定下来需要很长时间。图15表示特开2000-338461号公报所记载的驱动电路(参照该公报图9)，该驱动电路通过对源极跟随器型驱动电路减小电流控制，可以实现快速驱动和高精度的电压输出。参照图15可知，该现有的驱动电路由以下元件构成N沟道MOS晶体管1011，其源极通过开关1031与输入端子T1连接，其栅极和漏极连接在一起；电流源1013(电流I11)，连接在N沟道MOS晶体管1011的漏极和高电位电源VDD之间；N沟道MOS晶体管1012，其栅极与N沟道MOS晶体管1011的栅极连接，其漏极通过开关1033与高电位电源VDD连接；开关1032，连接在N沟道MOS晶体管1011、1012的共同栅极和高电位电源VDD之间；P沟道MOS晶体管1021，其源极通过开关1041与输入端子T1连接，其栅极和漏极连接在一起；电流源1023(电流I21)，连接在P沟道MOS晶体管1021的漏极和低电位电源VSS之间；P沟道MOS晶体管1022，其栅极与P沟道MOS晶体管1021的栅极连接，其漏极通过开关1043与低电位电源VSS连接。P沟道MOS晶体管1021、1022的共同栅极通过开关1042与低电位电源VSS连接，N沟道MOS晶体管1012和P沟道MOS晶体管1022的源极连接在一起，并且都与输出端子T2连接。此外，作为预充放电装置，还包括连接在输出端子T2和高电位电源VDD之间的开关1044，以及连接在输出端子T2和低电位电源VSS之间的开关1034。此外，该驱动电路还包括在输出端子T2和高电位电源VDD之间的开关1046和电流源1025(电流I23)；在输出端子T2和低电位电源VSS之间的开关1036和电流源1015(电流I13)；在输入端子T1和高电位电源VDD之间的开关1045和电流源1024(电流I22)；在输入端子T1和低电位电源VSS之间的开关1035和电流源1014(电流I12)。输出端子T2与图中未表示的电容负载连接。参照图16对如图15所示的驱动电路的动作进行说明。在图16(a)中示出了输出例如电压Vm以下任意电位的电压的输出期间(时刻t0～t3)以及输出电压Vm以上任意电位的电压的输出期间(时刻t0′～t3′)的两个输出期间。此外，图16(b)是表示控制电流I11、I13、I21、I23，将与输入电压Vin相等的电压输出到输出电压Vout，以使晶体管1011、1012的栅极和源极之间的电压Vgs1011(I11本文档来自技高网...

【技术保护点】
一种驱动电路，其特征在于，该驱动电路至少包括： 构成跟随器的晶体管和第一开关，串联连接在输出端子和第一电源之间； 第一电流源和第二开关，串联连接在上述输出端子和第二电源之间； 偏压控制装置，根据输入信号电压，向上述构成跟随器的晶体管供给输入偏压， 在数据输出期间的某一时刻，上述第一开关导通，使上述晶体管作为跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的所需电压左右，在上述一个时刻之后的时刻，上述第二开关导通，从而上述第一开关和第二开关均处于导通状态，从上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的上述所需电压。

【技术特征摘要】
JP 2001-7-6 206986/20011.一种驱动电路，其特征在于，该驱动电路至少包括构成跟随器的晶体管和第一开关，串联连接在输出端子和第一电源之间；第一电流源和第二开关，串联连接在上述输出端子和第二电源之间；偏压控制装置，根据输入信号电压，向上述构成跟随器的晶体管供给输入偏压，在数据输出期间的某一时刻，上述第一开关导通，使上述晶体管作为跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的所需电压左右，在上述一个时刻之后的时刻，上述第二开关导通，从而上述第一开关和第二开关均处于导通状态，从上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的上述所需电压。2.根据权利要求1所述的驱动电路，其特征在于，当上述输出端子电压为规定的所需电压时，上述偏压控制装置将偏压控制到一定数值，以使流过上述晶体管的电流十分小。3.一种驱动电路，其特征在于，该驱动电路包括构成源极跟随器的第一导电型的第一MOS晶体管和第一开关，串联连接在输出端子和高电位电源之间；第一电流源和第二开关，串联连接在上述输出端子和低电位电源之间；第一栅极偏压控制装置，根据输入信号电压，向上述第一MOS晶体管供给栅极偏压，该驱动电路还包括使上述第一开关和第二开关均处于导通状态的装置，在数据输出期间的一个时刻，上述第一开关导通，使上述第一MOS晶体管作为源极跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的电压附近，在上述一个时刻之后的时刻，上述第二开关导通，从控制上述第一MOS晶体管的漏极电流的上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应地规定的上述电压。4.一种驱动电路，其特征在于，该驱动电路包括构成源极跟随器的第二导电型的第二MOS晶体管和第三开关，串联连接在输出端子和低电位电源之间；第二电流源和第四开关，串联连接在上述输出端子和高电位电源之间；第二栅极偏压控制装置，根据输入信号电压，向上述第二MOS晶体管供给栅极偏压，该驱动电路还包括使上述第三开关和第四开关均处于导通状态的装置，在数据输出期间的一个时刻，上述第三开关导通，使上述第二MOS晶体管作为源极跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的电压附近，在上述一定时刻之后的时刻，上述第四开关导通，从控制上述第二MOS晶体管的漏极电流的上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应地规定的上述电压。5.根据权利要求3所述的驱动电路，其特征在于，该驱动电路还包括使上述输出端子预放电的装置，当从上述输出端子输出低电位数据时，在上述一个时刻之前，使上述输出端子预放电。6.根据权利要求4所述的驱动电路，其特征在于，该驱动电路还包括使上述输出端子预充电的装置，当从上述输出端子输出高电位数据时，在上述一个时刻之前，使上述输出端子预充电。7.一种驱动电路，其特征在于，该驱动电路包括构成源极跟随器的第一导电型的第一MOS晶体管和第一开关，串联连接在输出端子和高电位电源之间；第一电流源和第二开关，串联连接在上述输出端子和低电位电源之间；第一栅极偏压控制装置，根据输入信号电压，向上述第一MOS晶体管供给栅极偏压；构成源极跟随器的第二导电型的第二MOS晶体管和第三开关，串联连接在上述输出端子和低电位电源之间；第二电流源和第四开关，串联连接在上述输出端子和高电位电源之间；第二偏压控制装置，根据上述输入信号电压，向上述第二MOS晶体管供给栅极偏压，该驱动电路还包括使上述第一开关和第二开关均处于导通状态的装置，在低电位数据输出期间的一个时刻，上述第一开关导通，使上述第一MOS晶体管作为源极跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的电压附近，在上述一个时刻之后的时刻，上述第二开关导通，从控制上述第一MOS晶体管的漏极电流的上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应地规定的上述电压，该驱动电路还包括使上述第三开关和第四开关均处于导通状态的装置，在高电位数据输出期间的一个时刻，上述第三开关导通，使上述第二MOS晶体管作为源极跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的电压附近，在上述时刻之后的时刻，上述第四开关导通，从控制上述第二MOS晶体管的漏极电流的上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应地规定的上述电压。8.根据权利要求3所述的驱动电路，其特征在于，上述第一栅极偏压控制装置包括第一导电型的第三MOS晶体管，其漏极和栅极共同与上述第一MOS晶体管的栅极连接，其源极通过第五开关与上述输入端子连接；第三电流源和第六开关，串联连接在上述第三MOS晶体管的漏极和上述高电位电源之间；第四电流源和第七开关，串联连接在上述输入端子与第五开关的连接节点和上述低电位电源之间；第八开关，连接在上述第一、第三MOS晶体管的栅极的共同连接节点和上述高电位电源之间。9.根据权利要求4所述的驱动电路，其特征在于，上述第二栅极偏压控制装置包括第二导电型的第四MOS晶体管，其漏极和栅极共同与上述第二MOS晶体管的栅极连接，其源极通过第九开关与上述输入端子连接；第五电流源和第十开关串联连接在上述第四MOS晶体管的漏极和上述低电位电源之间；第六电流源和第十一开关，串联连接在上述输入端子与第九开关的连接节点和上述高电位电源之间；第十二开关，连接在上述第二、第四MOS晶体管的栅极的共同连接节点和上述低电位电源之间。10.根据权利要求7所述的驱动电路，其特征在于，该驱动电路还包括使上述输出端子预放电和预充电的装置，在上述输入信号电压为低电位数据的数据输出期间，在上述一个时刻之前使上述输出端子预放电，在上述输入信号电压为高电位数据的数据输出期间，在上述一个时刻之前使上述输出端子预充电。11.一种驱动电路，其特征在于，该驱动电路包括构成源极跟随器的第一导电型的第一MOS晶体管和第一开关，串联连接在输出端子和高电位电源之间；第一电流源和第二开关，串联连接在上述输出端子和低电位电源之间；第一栅极偏压控制装置，根据输入信号电压，向上述第一MOS晶体管供给栅极偏压；构成源极跟随器的第二导电型的第二MOS晶体管和第三开关，串联连接在上述输出端子和低电位电源之间；第二电流源和第四开关，串联连接在上述输出端子和高电位电源之间；第二偏压控制装置，根据上述输入信号电压，向上述第二MOS晶体管供给栅极偏压，上述第一栅极偏压控制装置包括第一导电型的第三MOS晶体管，其漏极和栅极共同与上述第一MOS晶体管的栅极连接，其源极通过第五开关与上述输入端子连接；第三电流源和第六开关，串联连接在上述第三MOS晶体管的漏极和上述高电位电源之间；第四电流源和第七开关，串联连接在上述输入端子与第五开关的连接节点和上述低电位电源之间；第八开关，连接在上述第一、第三MOS晶体管的栅极的共同连接节点和上述高电位电源之间，上述第二栅极偏压控制装置包括第二导电型的第四MOS晶体管，其漏极和栅极共同与上述第二MOS晶体管的栅极连接，其源极通过第九开关与上述输入端子连接；第五电流源和第十开关，串联连接在上述第四MOS晶体管的漏极和上述低电位电源之间；第六电流源和第十一开关，串联连接在上述输入端子与第九开关的连接节点和上述高电位电源之间；第十二开关，连接在上述第二、第四MOS晶体管的栅极的共同连接节点和上述低电位电源之间，该驱动电路还包括使上述第一开关和第二开关均处于导通状态的装置，在低电位数据输出期间的一个时刻，上述第一开关导通，使上述第一MOS晶体管作为源极跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应地规定的电压附近，在上述一个时刻之后的时刻，上述第二开关导通，从控制上述第一MOS晶体管的漏极电流的上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的上述电压，该驱动电路还包括使上述第三开关和第四开关均处于导通状态的装置，在高电位数据输出期间的一个时刻，上述第三开关导通，使上述第二MOS晶体管作为源极跟随器而动作，将上述输出端子电压驱动至与上述输入信号电压相对应的规定的电压附近，在高电位数据输出期间的一个时刻之后的时刻，上述第四开关导通，从控制上述第二MOS晶体管的漏极电流的上述后一时刻开始，将上述输出端子电压驱动至与上述输入信号电压相对应地规定的上述电压。12.一种驱动电路，其特征在于，该驱动电路包括构成源极跟随器的第一导电型的第一MOS晶体管和第一开关，串联连接在输出端子和高电位电源之间；第一电流源和第二开关，串联连接在上述输出端子和低电位电源之间；第一栅极偏压控制装置，根据输入信号电压，向上述第一MOS晶体管供给栅极偏压；构成源极跟随器的第二导电型的第二MOS晶体管和第三开关，串联连接在上述输出端子和低电位电源之间；第二电流源和第四开关，串联连接在上述输出端子和高电位电源之间；第二偏压控制装置，根据上述输入信号电压，向上述第二MOS晶体管供给栅极偏压，上述第一栅极偏压控制装置包括第一导电型的第三MOS晶体管，其漏极和栅极共同与上述第一MOS晶体管的栅极连接，其源极通过第五开关与上述输入端子连接；第三电流源和第六开关，串联连接在上述第三MOS晶体管的漏极和上述高电位电源之间；第二导电型的第四MOS晶体管，其源极和漏极分别与上述第三MOS晶体管的漏极和源极连接，其栅极被加载偏压；第七开关，连接在上述第一、第三MOS晶体管的栅极的共同连接节点和上述高电位电源之间，上述第二栅极偏压控制装置包括第二导电型的第五MOS晶体管，其漏极和栅极共同与上述第二MOS晶体管的栅极连接，其源极通过第八开关与上述输入端子连接；第四电流源和第九开关，串联连接在上述第五MOS晶体管的漏极和上述低电位电源之间；第一导电型的第六MOS晶体管，其源极和漏极分别与上述第五MOS晶体管的漏极和源极连接，其栅极被加载偏压；第十开关，连接在上述第二、第五MOS晶体管的栅极的共同连接...

【专利技术属性】
技术研发人员：土弘，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]