压缩器制造技术

本实用新型专利技术实施例提供一种压缩器，包括：至少两个级联的全加器、输出级电路；第i级全加器与第i+1级全加器级联时，第i级全加器的本位求和输出端与第i+1级全加器的一输入端连接，第i+1级全加器的另两个输入端输入求和信号；第j级全加器的本位求和输出端和进位输出端作为压缩器的输出端，与输出级电路连接，输出具有驱动能力的压缩信号；全加器包括：第一异或电路、第二异或电路、进位电路；第一异或电路包括两组比较电路，两组比较电路的输出端连接，并作为第一异或电路的输出端，输出第一异或信号；第二异或电路的输出端作为全加器的本位求和输出端；进位电路的输出端作为全加器的进位输出端。输出端。输出端。

【技术实现步骤摘要】
压缩器


[0001]本技术涉及电子电路
，尤其涉及一种压缩器。

技术介绍

[0002]压缩器用于将多个输入压缩为少量的输出，以减少数据量，常见的压缩器包括3:2压缩器、4:2压缩器等。压缩器能够用于编解码电路，是芯片或者微处理器的重要组成部分，因此，降低压缩器的功耗具有重要的意义。
[0003]一般情况下，压缩器会采用多个MOS管，MOS管的源端会连接到电源VCC或者接地，MOS管的栅极会接入本位的求和信号或者低位的进位信号。但是这种结构的压缩器的功耗较高。
[0004]因此，现有技术亟需解决的技术问题是提供另一种功耗较低的压缩器。

技术实现思路

[0005]本技术的实施例提供了一种压缩器，以克服上述的压缩器功耗较高的问题。
[0006]一方面，为达到上述目的，本技术的实施例提供了一种压缩器，包括：至少两个级联的全加器、输出级电路，所述全加器包括本位求和输出端、进位输出端以及三个输入端；第i级全加器与第i+1级全加器级联时，第i级全加器的本位求和输出端与第i+1级全加器的一输入端连接，第i+1级全加器的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种压缩器，其特征在于，包括：至少两个级联的全加器、输出级电路，所述全加器包括本位求和输出端、进位输出端以及三个输入端；第i级全加器与第i+1级全加器级联时，第i级全加器的本位求和输出端与第i+1级全加器的一输入端连接，第i+1级全加器的另两个输入端输入求和信号；第j级全加器的本位求和输出端和进位输出端作为所述压缩器的输出端，与所述输出级电路连接，输出具有驱动能力的压缩信号，其中，i、j为正整数，i≠j；所述全加器包括：第一异或电路、第二异或电路、进位电路；所述第一异或电路包括两组比较电路，第一组比较电路在第一输入端接入的信号不等于第二输入端接入的信号时，输出高电平，第二组比较电路在第一输入端接入的信号的反向信号不等于第二输入端的信号时，输出高电平；所述比较电路包括第一MOS管和第二MOS管，所述第一MOS管的栅极与所述第二MOS管的源极连接，并作为所述比较电路的第一输入端，所述第一MOS管的源极与所述第二MOS管的栅极连接，并作为所述比较电路的第二输入端，所述第一MOS管的漏极与所述第二MOS管的漏极连接，作为所述比较电路的输出端；两组比较电路的输出端连接，并作为所述第一异或电路的输出端，输出第一异或信号；所述第二异或电路，用于对所述第一异或信号以及第三输入端接入的信号进行异或计算，所述第二异或电路的输出端作为所述全加器的本位求和输出端；所述进位电路用于根据第一输入端、第二输入端接入的信号中的一个、第三输入端接入的信号以及所述第一异或信号进行计算，所述进位电路的输出端作为所述全加器的进位输出端。2.根据权利要求1所述的压缩器，其特征在于，当求和信号包括多个比特位时，所述压缩器与所述比特位一一对应，第k个压缩器中的第i级全加器的进位输出端与第k+1个压缩器中的第i+1级全加器的输入端连接，k为正整数。3.根据权利要求1所述的压缩器，其特征在于，至少两个级联的全加器包括第一全加器和第二全加器；所述第一全加器的三个输入端接入输入信号，所述第一全加器的本位求和输出端与所述第二全加器的一个输入端连接；所述第二全加器的另外两个输入端接入所述输入信号；所述第二全加器的本位求和输出端和进位输出端分别与所述输出级电路连接，输出具有驱动能力的压缩信号。4.根据权利要求1所述的压缩器，其特征在于，第一组所述比较电路中的MOS管为PMOS管，在第一输入端接入的信号不等于第二输入端接入的信号时，通过所述第一输入端接入的信号和所述第二输入端接入的信号中的低电平信号控制...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：北京源启先进微电子有限公司，
类型：新型
国别省市：