一种像素结构，包括至少二条扫描线与至少二条数据线，这些扫描线与数据线彼此相交，而在这些扫描线与数据线的内围，形成至少一个区间。并且，像素结构还包括薄膜晶体管、保护层、缺陷检测图案以及像素电极。像素电极设置于保护层上，其通过开口电连接于薄膜晶体管。缺陷检测图案（ｄｅｆｅｃｔ ｄｅｔｅｃｔｉｎｇ ｐａｔｔｅｒｎ），设置于区间中，用以检测其下方是否有其它的导电或半导体材料所构成的残留物存在。
【技术实现步骤摘要】
本专利技术涉及一种像素结构，特别是涉及一种能够便于检测是否有残留多余的导电或半导体材料的像素结构。
技术介绍
一般而言，液晶面板主要包括滤光基板、阵列基板以及充填在滤光基板与阵列基板之间的液晶材料层。藉由控制阵列基板与滤光基板之间的电场，来扭转液晶材料层中的液晶分子，改变光线在液晶面板中的行进方向，造成穿过滤光基板的光线亮度有所差异，而显示出图像。请参阅图1，其为液晶显示器中阵列基板1的俯视示意图。阵列基板1上设置有多条扫描线10以及多条数据线11。这些扫描线10与这些数据线11相互行列交错，将阵列基板1划分成多个像素结构12，每一像素结构中皆设有薄膜晶体管121以及像素电极122。其中，薄膜晶体管121为一个三端子的开关元件，同时电连接扫描线10、数据线11以及像素电极122三者。依据扫描线10所输入的电信号可用以开启或是关闭薄膜晶体管121，而控制数据线11传输至像素电极122的电压信号。而值得注意的是，前述的扫描线10、数据线11、薄膜晶体管121、像素电极122等元件，皆是通过沉积及蚀刻等工艺，将各种所需材料，以预设的图案，依次形成在阵列基板1上。而在这些元件的制作工艺中，偶会发生材料残留在预设的图案区域以外的情况，而造成不同型态的缺陷(Defect)。举例来说，如图2所示，为一像素结构12的示意图。其中，在制作薄膜晶体管121时，以非晶硅沉积于其栅极1211上，作为薄膜晶体管的沟道层1212，若有非晶硅沉积在预定位置以外时，则会在像素结构中，形成如图2所示的残留物13。若当此残留物位置为在跨数据线与像素电极的位置，此残留物13与其上方的像素电极122会产生耦合电容，则当阵列基板1运作时扫描线10及数据线11皆会输入电压，数据线11的电压会经由此残留物13与其上方的像素电极122产生的耦合电容影响像素电极122的正常运作造成点缺陷。而如图3所示，为另一像素结构的示意图。其中，当沉积一金属层在阵列基板上，形成多条扫描线10时，若有金属沉积在预定位置以外时，则会在像素结构中形成残留物13，例如图3所示者。若此残留物13恰好连接在二个扫描线10之间，则势必会造成此二扫描线10的短路发生造成线缺陷。因此，前述的残留物往往是液晶面板造成缺陷的主因之一。现行的测试方法，以电压通入扫描线及数据线中，并测量各个像素电极电位值，比较是否有某一像素电极有特别异常的电位值。然而，此种测试方法，却有极大的缺点尚待克服。以前述像素结构中具有耦合电容的情况来说，此耦合电容对于像素电极的电位值影响不大。换句话说，很难灵敏地侦测出具有耦合电容的像素电极，与不具有耦合电容的像素电极两者的电位值差异，而无法判断像素结构是否有多余的残留物造成耦合电容。若以前述像素结构中有残留物，使二扫描线发生短路的情况来说，虽然通入电压于扫描线及数据线后，若二扫描线之间发生短路，则连接于此扫描线所测的像素电极电位值都将为异常值，但是这些像素电极彼此之间的电位值相互差异却不大。换句话说，虽然可判断此二扫描线之间发生短路，却难以判断是何处的像素电极中具有残留物，而造成此二扫描线发生短路。因此，对此领域的设计业者或生产业者而言，如何有效的检测出阵列基板上多余的残留物，以克服残留物所带来的缺陷问题，已成为相关人士所致力的方向。
技术实现思路
为此，本专利技术提出一种像素结构，可便于测试是否有残留物以及残留物的位置。本专利技术的像素结构，包括了至少二条扫描线与至少二条数据线，这些扫描线与数据线彼此相交，而在这些扫描线与数据线的内围，形成了至少一个区间。并且，本专利技术的像素结构还包括薄膜晶体管、保护层、缺陷检测图案以及像素电极。薄膜晶体管设置于区间内，电连接于两条扫描线其中一条以及两条数据线的其中的一条。至少一保护层设置于阵列基板上，并覆盖于这些扫描线、数据线以及薄膜晶体管上方，用以保护这些元件不受污染或损害。且保护层具有至少一开口。至少一缺陷检测图案(defect detecting pattern)，设置于区间中，用以检测其下方是否残留有其它的导电或半导体材料所构成的残留物存在。至少一像素电极设置于保护层上，其通过开口电连接于薄膜晶体管。藉由缺陷检测图案的设置，使其像素电极得以与缺陷检测图案下方可能的残留物产生接触。像素电极的电位值在进行电压测试时，若接触到残留物，则会使所量得的电位值会受此残留物影响而产生异常，而可判定此像素结构中有残留物存在。为使本专利技术的优点及精神能更进一步的被揭示，兹配合附图作一详细说明如后。附图说明图1为液晶显示器中阵列基板的俯视示意图。图2为一像素结构的示意图。图3为另一像素结构的示意图。图4A为本专利技术的像素结构一优选实施例的俯视示意图。图4B为图4A所示的沿A-A’剖面线的剖面示意图。图4C为一像素结构的绝缘层表面具残留物时的剖面示意图。图4D为一像素结构的阵列基板表面具残留物时的剖面示意图。图5A～图5F为本专利技术的像素结构中的缺陷检测图案的不同实施方式。图6为前述像素结构的检测方法的流程示意图。图7A至图7C为本专利技术的像素结构，在各层膜间发生残留时进行检修的示意图。图8为前述像素结构的制造方法的流程示意图。简单符号说明1阵列基板26薄膜晶体管2像素结构27保护层3像素结构28缺陷检测图案10扫描线 29像素电极 11数据线 30残留物12像素结构 261栅极121薄膜晶体管262绝缘层122像素电极 263沟道层13残留物 264源极20阵列基板 265漏极21扫描线 271开口22数据线 1211栅极23区间 1212沟道层24光遮蔽图案 W1切割路径25共享线 W2切割路径具体实施方式请参阅图4A及图4B，其为本专利技术像素结构2一优选实施例的俯视示意图，及其沿A-A’剖面线的剖面示意图。如图4A所示，在阵列基板20上设置了多条扫描线21与多条数据线22，这些扫描线21行列交错于这些数据线22，而可区隔出多个像素结构2，每一像素结构2，由相邻的二条扫描线21与相邻的二条数据线22所区隔划分而成。换句话说，本专利技术的像素结构2，包括了至少二条扫描线21与至少二条数据线22，这些扫描线21与数据线22彼此相交，而在这些扫描线21与数据线22的内围，形成了至少一个区间23。而在一优选实施例中，此像素结构2还包括至少二光遮蔽图案24以及一共享线25。各光遮蔽图案24部份与像素电极部份重叠，且并不限定于各光遮蔽图案24位于区间的何处，而本专利技术的优选实施例，举例而言可为各光遮蔽图案24平行于各数据线22，用以减少像素结构2中的漏光现象(lightleak)。在其它不同的实施方式中，其也可为平行于各扫描线21；又或者，此像素结构2还包括至少三光遮蔽图案24以及一共享线25。其中二个光遮蔽图案24平行于各数据线22，另一光遮蔽图案平行于各扫描线21的其中之一。而共享线25则设置于二扫描线22之间，可用以作为像素结构2中的储存电容。请一并参照图4B。并且，本专利技术的像素结构2还包括薄膜晶体管26、保护层27、缺陷检测图案28以及像素电极29。薄膜晶体管26设置于区间23内，在本实施例中，以一背面沟道蚀刻结构(back-channel eteched，BCE)作为说明，在其它的实施例中，其也可为一蚀刻终止层结构(etched-sto本文档来自技高网...
【技术保护点】
一种像素结构，包括：至少二扫描线，设置于基板上；至少二数据线，设置于该基板上，且其与该些扫描线相交，用以形成至少一区间；至少一薄膜晶体管，设置于该区间内，且其电连接于该些扫描线的其中之一及该些数据线的其中之一； 至少一保护层，设置于该基板上，并覆盖该些扫描线、该些数据线及该薄膜晶体管，且该保护层具有至少一开口；至少一缺陷检测图案，设置于该区间中，用以检测其下方是否残留有其它的导电或半导体材料存在；以及至少一像素电极，设置于该保护层 上，且其通过该开口电连接于该薄膜晶体管。
【技术特征摘要】
【专利技术属性】
技术研发人员：林裕新，郑仲志，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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