半导体元件及其制作方法技术

本发明专利技术公开一种制作半导体元件的方法。首先提供一基底，该基底包含一逻辑区以及一磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)区域，然后形成一磁隧道结(magnetic tunneling junction,MTJ)于MRAM区域上，形成一金属内连线于MTJ上，形成一介电层于金属内连线上，图案化介电层以形成多个开口，最后再形成阻挡层于被图案化的介电层以及金属内连线上并填满该等开口。金属内连线上并填满该等开口。金属内连线上并填满该等开口。

【技术实现步骤摘要】
半导体元件及其制作方法


[0001]本专利技术涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。

技术介绍

[0002]已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
[0003]上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧道结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述技术现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

技术实现思路

[0004]本专利技术一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底包含一逻辑区以及一磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)区域，然后形成一磁隧道结(magnetic tunneling junction,MTJ)于MRAM区域上，形成一金属内连线于MTJ上，形成一介电层于金属内连线上，图案化介电层以形成多个开口，最后再形成阻挡层于被图案化的介电层以及金属内连线上并填满该等开口。
[0005]本专利技术另一实施例公开一种半导体元件，其主要包含：一基底包含逻辑区以及磁阻式随机存取存储器(MRAM)区域、一磁隧道结(MTJ)设于MRAM区域上、金属内连线设于MTJ上以及阻挡层设于金属内连线上。
附图说明
[0006]图1为本专利技术一实施例制作一MRAM单元的上视图；
[0007]图2为本专利技术一实施例制作一MRAM单元的上视图；
[0008]图3为本专利技术一实施例制作一MRAM单元的上视图；
[0009]图4为图2与图3中沿着切线AA
’
制作半导体元件的剖面示意图；
[0010]图5为图1中沿着切线BB
’
制作半导体元件的剖面示意图；
[0011]图6为本专利技术一实施例的一半导体元件的结构示意图。
[0012]主要元件符号说明
[0013]12:基底
[0014]14:MRAM区域
[0015]16:逻辑区域
[0016]18:层间介电层
[0017]20:接触插塞
[0018]22:金属内连线结构
[0019]24:金属间介电层
[0020]26:金属内连线
[0021]28:金属内连线结构
[0022]30:金属间介电层
[0023]32:金属内连线
[0024]34:MTJ
[0025]36:固定层
[0026]38:阻障层
[0027]40:自由层
[0028]42:下电极
[0029]44:上电极
[0030]46:金属间介电层
[0031]48:金属内连线
[0032]50:停止层
[0033]52:金属间介电层
[0034]54:金属内连线
[0035]56:停止层
[0036]58:材料层
[0037]60:阻挡层
[0038]62:接触垫
[0039]64:介电层
[0040]66:介电层
[0041]68:介电层
[0042]70:开口
具体实施方式
[0043]请参照图1至图5，图1至图3为本专利技术不同实施例制作半导体元件，或更具体而言一MRAM单元的上视图，图4为图2与图3中沿着切线AA
’
制作半导体元件的剖面示意图，图5则为图1中沿着切线BB
’
制作半导体元件的剖面示意图。如图1至图5所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。
[0044]基底12上可包含例如金属氧化物半导体(metal-oxide semiconductor,MOS)晶体
管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞20电连接MOS晶体管的栅极结构以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层18等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
[0045]然后于MRAM区域14以及逻辑区域16的层间介电层18上依序形成金属内连线结构22、28电连接前述的接触插塞26，其中金属内连线结构22包含一停止层(图未示)设于层间介电层18上、一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构28则包含一停止层(图未示)、一金属间介电层30以及多个金属内连线32镶嵌于停止层与金属间介电层30中。
[0046]在本实施例中，金属内连线结构22中的各金属内连线26较佳包含一沟槽导体(trench conductor)，金属内连线结构28中设于MRAM区域14的的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构22、28中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层以及一金属层，其中阻障层可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，Co本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：提供基底，该基底包含磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)区域以及逻辑区域；形成磁隧道结(magnetic tunneling junction,MTJ)于该MRAM区域上；形成金属内连线于该磁隧道结上；以及形成阻挡层于该金属内连线上。2.如权利要求1所述的方法，另包含：形成第一介电层于该阻挡层上；以及形成第二介电层于该第一介电层上。3.如权利要求2所述的方法，其中该第一介电层包含氧化硅。4.如权利要求2所述的方法，其中该阻挡层包含金属。5.如权利要求4所述的方法，其中该阻挡层包含铝。6.如权利要求1所述的方法，另包含：形成第一介电层于该金属内连线上；以及形成该阻挡层于该第一介电层上。7.如权利要求6所述的方法，其中该第一介电层包含氧化硅。8.如权利要求6所述的方法，其中该阻挡层包含第二介电层。9.如权利要求8所述的方法，其中该阻挡层包含碳化硅、氮碳化硅或氮碳氧化硅。10.如权利要求1所述的方法，另包含于形成该阻挡层后进行高压退火制作工艺。11.一种半导体元件，其特征在于，包含：基...

【专利技术属性】
技术研发人员：吴家荣，张翊凡，黄瑞民，蔡雅卉，王裕平，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：