用于减轻在对存储器阵列的读取操作期间的错误的技术制造技术

示例可以包括用于减轻在对存储器阵列的存储器单元的读取操作期间的错误的技术。示例包括选择存储器单元并在相应的多个时间间隔期间施加多个分界读取电压中的一个，以感测存储器单元的电阻式存储元件的状态。示例还包括在感测间隔之后向存储器单元施加偏置电压，以减轻在向存储器单元施加多个分界读取电压中的一个时所导致的对电阻式存储元件的读取干扰。扰。扰。

【技术实现步骤摘要】
用于减轻在对存储器阵列的读取操作期间的错误的技术


[0001]本文描述的示例总体上涉及用于减轻在对包括在存储器设备上的存储器阵列的读取操作期间的错误的技术。

技术介绍

[0002]诸如非易失性存储器之类的一种类型的存储器可以具有包括电阻式存储器元件的存储器单元，该电阻式存储器元件可以能够存储两个或更多个逻辑值(例如，逻辑“1”或“0”)。对包括电阻式存储器元件的存储器单元的读取操作通常涉及将电流或电压施加到要被读取的电阻式存储器元件，然后检测输出电流或电压。然后，检测到的输出电流或电压的幅度用于确定电阻式存储器元件的状态。该状态例如可以是具有逻辑值“1”的“置位(SET)”状态或具有逻辑值“0”的“复位(RESET)”状态。用于区分电阻式存储器元件的状态的阈值幅度通常被称为读取参考电流或电压。典型地，读取参考电流或电压的单个值用于确定电阻式存储器元件的状态。
附图说明
[0003]图1示出了示例系统。
[0004]图2示出了示例存储器分区。
[0005]图3示出了示例图。
[0006]图4示出了存储器单元的示例分布。
[0007]图5示出了示例电路。
[0008]图6示出了在读取操作期间的示例第一电流曲线。
[0009]图7示出了在读取操作期间的示例第二电流曲线。
[0010]图8示出了在读取操作期间的示例第三电流曲线。
[0011]图9示出了装置的示例框图。
[0012]图10示出了逻辑流程的示例。
[0013]图11示出了存储介质的示例。
[0014]图12示出了示例计算平台。
具体实施方式
[0015]如上面所提到的，读取参考电流或电压用作阈值幅度以区分电阻式存储器元件的状态，并且在读取操作期间典型地使用单个读取参考电流或电压。在一些示例中，存储器阵列可以包括布置在单级存储器阵列或多级或3维(3D)存储器阵列中的存储器单元。一种类型的3D存储器阵列的示例可以是3D交叉点存储器结构。单级或3D存储器阵列的存储器单元可以包括能够存储数据(例如，逻辑电平)的电阻式存储器元件，该数据可以在将电压或电流施加到与存储器单元耦合的字线(WL)和位线(BL)时被访问。这样的存储器单元被称为“选定的”存储器单元：偏置电压或电流被施加到与该选定的存储器单元耦合的WL和BL的交
叉点。
[0016]在一些示例中，针对3D交叉点存储器结构的读取操作可以用于区分3D交叉点存储器结构中包括的选定的存储器单元的编程状态。对于这些示例，可以跨选定的存储器单元的WL端子与BL端子施加被称为分界读取电压“VDM”的偏置电压。响应于施加该偏置电压，存储器单元可以进入导通开状态(状态1或置位)，或者可以保持在弱导通关状态(状态0或复位)。诸如相变存储器3D交叉点存储器结构之类的下一代3D交叉点存储器结构可以包括数量和/或密度增加的存储器单元，这导致跨选定的存储器单元的WL端子和BL端子的路径电阻增加。这些电阻增加可能导致保持电流(I
‑
hold)问题，从而可能导致在读取操作期间无法将选定的存储器单元保持在导通开状态。例如，由于较高的电阻，在读取操作期间可以递送的最大电流下降到I
‑
hold以下，并且被编程为状态1(置位)的存储器单元可能被错误地读取为处于状态0(复位)。然后，不正确地读取存储器单元的状态可能导致读取存储到存储器阵列的数据的位错误。
[0017]相变存储器3D交叉点存储器结构要解决的另一个常见问题是减轻选定的存储器单元的存储元件的读取干扰。读取干扰可能是由于被编程以维持置位状态的选定的存储器单元的存储元件由于在读取操作期间发生的回弹(snap
‑
back)放电效应而被弱编程或受到干扰的结果。可以通过在选定的存储器单元的读取操作期间减小单元电容以在读取操作期间限制通过存储元件的电流来减轻所产生的读取干扰。在相对短的时间段内限制电流，以使单元发热最小化。而且，在回弹放电之后的短的回退(set
‑
back)操作可以减轻对存储器单元的存储元件的读取干扰影响。这典型地涉及使用较高的偏置电压来生成增长电流(I
‑
growth)，以使存储元件回退到置位状态。
[0018]本专利技术中描述的示例包括用于通过使用多个读取参考电流或电压来减轻对存储器阵列的存储器单元的读取操作的潜在的I
‑
hold或读取干扰问题的技术，在一些示例中，多个读取参考电流或电压取决于对选定的存储器单元的先前的写入操作和/或读取操作是否已经在一个时间间隔内发生，或者取决于选定的存储器单元是否正在进行重试读取操作。
[0019]图1示出了示例系统100。在一些示例中，如图1中示出的，系统100包括耦合到外部输入/输出(I/O)控制器104或存储器/存储设备106的中央处理单元(CPU)102。在操作期间，可以在存储器/存储设备106与CPU 102之间传输数据。在各种示例中，涉及存储器/存储设备106的特定存储器存取操作(例如，读取操作和写入操作)可以由操作系统和/或由CPU 102的处理器108执行的其他软件应用发布。在各种示例中，存储器/存储设备106可以包括存储器116。而且，如图1中示出的，存储器116可以包括存储器分区122
‑
1至122
‑
N，其中“N”表示>3的任何正整数。
[0020]根据一些示例，CPU 102的处理器108可以是微处理器、嵌入式处理器、DSP、网络处理器、手持式处理器、应用处理器、协处理器、SOC或用于执行代码(即，软件指令)的其他设备。如图1中示出的，处理器108可以包括两个处理元件，例如但不限于核心114A和114B。核心114A/B可以包括非对称处理元件或对称处理元件。然而，诸如处理器108之类的处理器可以包括可以是对称或非对称的任何数量的处理元件。在一些示例中，CPU 102可以被称为主机计算设备(尽管主机计算设备可以是可操作的以向存储器/存储设备106发布存储器存取命令的任何合适的计算设备)。
[0021]在一些示例中，处理元件(例如，核心114A/B)可以指代用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程插槽、线程、进程单元、上下文、上下文单元、逻辑处理器、硬件线程、核心和/或能够保持处理器的状态(例如，执行状态或架构状态)的任何其他元件。换言之，在一些示例中，处理元件可以指代能够独立地与诸如软件线程、操作系统、应用或其他代码之类的代码相关联的任何硬件。物理处理器(或处理器插槽)典型地指代集成电路，其潜在地包括任何数量的其他处理元件，例如，核心或硬件线程。
[0022]在一些示例中，处理器的核心(例如，核心114A或114B)可以指代位于集成电路上的能够维持独立架构状态的逻辑，其中每个独立地维持的架构状态与至少一些专用执行资源相关联。硬件线程可以指代位于集成电路上的能够维持独立架构状态的任何逻辑，其中独立地维持本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：接口，其用于访问存储器阵列的存储器单元；以及控制器，所述控制器包括逻辑，所述逻辑的至少一部分被实现为硬件，所述逻辑用于：从所述存储器阵列的所述存储器单元中选择存储器单元以通过所述接口实现读取操作；在相应的第一时间间隔、第二时间间隔或第三时间间隔期间向所述存储器单元施加第一分界读取电压(VDM)、第二VDM或第三VDM中的一个，以感测所述存储器单元的电阻式存储元件的状态；以及在所述相应的第一时间间隔、第二时间间隔或第三时间间隔之后向所述存储器单元施加偏置电压，以减轻在向所述存储器单元施加所述第一VDM、第二VDM或第三VDM时所导致的对所述电阻式存储元件的读取干扰。2.根据权利要求1所述的装置，还包括所述逻辑用于：基于在自从对所述存储器单元的先前的读取操作或写入操作以来的给定的时间间隔内对所述存储器单元的选择，在所述第一时间间隔期间施加所述第一VDM，所述给定的时间间隔基于所述电阻式存储元件的漂移，所述漂移导致在已经超出所述给定的时间间隔之后感测所述电阻式存储元件的所述状态的更高的电压阈值。3.根据权利要求2所述的装置，所述第一时间间隔包括与所述第二时间间隔和所述第三时间间隔相比最短的时间间隔。4.根据权利要求2所述的装置，所述第一VDM包括与所述第二VDM和所述第三VDM相比最低的VDM。5.根据权利要求1所述的装置，还包括所述逻辑用于：基于在自从对所述存储器单元的先前的读取操作或写入操作以来的给定的时间间隔之外对所述存储器单元的选择，在所述第二时间间隔期间施加所述第二VDM，所述给定的时间间隔基于所述电阻式存储元件的漂移，所述漂移导致在已经超出所述给定的时间间隔之后感测所述电阻式存储元件的所述状态的更高的电压阈值。6.根据权利要求1所述的装置，还包括所述逻辑用于：响应于重试读取操作，基于对所述存储器单元的选择而在所述第三时间间隔期间施加所述第三VDM。7.根据权利要求6所述的装置，包括所述第三时间间隔包括与所述第一时间间隔和所述第二时间间隔相比最长的时间间隔。8.根据权利要求6所述的装置，所述第三VDM包括与所述第一VDM和所述第二VDM相比最高的VDM。9.根据权利要求8所述的装置，还包括所述逻辑用于：施加所述第三VDM以在所述第三时间间隔期间使第一电流流过所述存储器单元，当施加所述偏置电压时，所述第一电流与流过所述存储器单元的第二电流匹配。10.根据权利要求1所述的装置，所述存储器单元包括3维(3D)交叉点存储器结构，其中，所述电阻式存储元件包括相变存储器。11.根据权利要求1所述的装置，包括以下各项中的一个或多个：一个或多个处理器，其通信地耦合到所述控制器；
网络接口，其通信地耦合到所述装置；电池，其耦合到所述装置；或者显示器，其通信地耦合到所述装置。12.一种方法，包括：选择存储器阵列中包括的存储器单元；在相应的第一时间间隔、第二时间间隔或第三时间间隔期间向所述存储器单元施加第一分界读取电压(VDM)、第二VDM或第三VDM中的一个，以感测所述存储器单元的电阻式存储元件的状态；以及在所述相应的第一时间间隔、第二时间间隔或第三时间间隔之后向所述存储器单元施加偏置电压，以减轻在向所述存储器单元施加所述第一VDM、第二VDM或第三VDM时所导致的对所述电阻式存储元件的读取干扰。13.根据权利要求12所述的方法，包括：基于在自从对所述存储器单元的先前的读取操作或写入操作以来的给定的时间间隔内所述存储器单元被选择，在所述第一时间间隔期间施加所述第一VDM，所述给定的时间间隔基于所述电阻式存储元件的漂移，所述漂移导致在已经超出所述给定的时间间隔之后感测所述电阻式存储元件的所述状态的更高的电压阈值。14.根据权利要求1...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：