大型电子显示屏系统显示控制器技术方案

本实用新型专利技术所述的大型电子显示屏系统控制器由输入缓冲、时序产生、数据处理、输出缓冲等部分组成。其特征是采用可编程门阵列ＦＰＧＡ取代众多中、小规模ＩＣ和采用单路信号双片大容量存储器逐屏交替存储，读取和数据分场跳读方式，从而使本实用新型专利技术与现有技术相比，体积减小、功耗降低、故障率减小，根治了相位畸变和图像失真。结构简单、灵活性好、安装、调试、维护方便，是一种性能优异的对各行各业使用的显示屏系统都适用的显示控制器。（*该技术在2007年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术与现场可编程门阵列(Field Programmable GateArray简称FPGA)的新应用有关，尤其与大型电子显示屏系统有关。众所周知，随着国内经济、文化的发展，目前市面上出现了大量大型电子显示屏系统，这些系统的性能、用途虽不完全相同，但其主要都是由控制微机、接口卡、显示控制器、信号分配板和显示屏体等部分组成，如中国专利ZL94227466.0，其中显示控制器是整个电子显示屏系统的核心，它的作用是将控制微机通过接口卡送来的数据信号、地址信号、控制信号进行读取、存储、处理，产生屏体所需行脉冲、场脉冲、时钟脉冲信号，并将处理后的数据信号传送到信号分配板。对不同的显示屏系统其显示控制器的设计有所差异，但一般都对单路信号采用多片小容量存储器全屏分场交替存贮、交替读出方式，为此需用众多常规中、小规模的TTL、CMOS集成电路(IC)和存储器，比如对一个8场48行×640点的灰度显示屏的显示控制器需用500多块中、小规模的TTL、CMOS IC和128块存储器，其体积约为1000mm×440mm×400mm，功耗约为40W，这众多IC性能的一致性难于保证，这将使显示控制器的调试变得复杂，故障率增高尤其对具有视频接口有灰度级的视屏系统，因其信号速度快，处理过程就更加复杂，这还将导致整个系统各路信号的一致性无法保证，同步性不稳定，造成相位畸变，图像失真，满足不了视频信号的完美再现，为电子显示屏的生产、调试、维护带来很多麻烦。再加上这种显示控制器的灵活性差，为适应不同指标要求的显示屏系统，需对整屏的场数或行数做修改时，则需要重新设计印制板，这将导致生产周期增长、费用增高。针对现有显示屏系统显示控制器的不足，本技术的目的是提供一种结构简单、成本低廉、性能优异、安装、调试、维护方便、灵活性好、能适用于各种大型电子显示屏系统的显示控制器。本技术利用了FPGA门阵列固有的优点集成度高(目前单片可达2000～40000门)、速度快(目前50MHZ～330MHZ)、功耗低、性能一致性好、故障率低，数据配置灵活等等来取代众多常规中、小规模IC制成显示控制器。其具体实现方案是采用单路信号双片大容量存储器逐屏交替存储，逐屏交替读取和数据分场采用跳读方式，这样双片存储器同时工作，降低了处理速度，且时序处理也相对简单。本技术组成的原理框图如附图说明图1，它由输入缓冲部分、时序产生部分、数据处理部分和输出缓冲部分等组成。当由大型电子显示屏系统控制微机来的输入信号进入输入缓冲器经缓冲后，其多路数据信号送至数据处理用的FPGA U2中；其点时钟信号CPi、行周期信号Hi、场周期信号V1送至时序产生用的FPGA U1中，FPGA U1把接收到的CPi、Hi、Vi信号加以处理，产生存储器RAM A、RAM B的读写、片选、地址信号；FPGA U1还产生FPGA U2的控制信号，使FPGA U1和FPGA U2持同步工作；FPGA U1还产生输出信号的同步时序CPo、Ho、Vo及各级信号的允许点亮控制信号并送至输出缓冲器；FPGA U2接收到的输入缓冲器来的数据信号和FPGA U1来控制时序送给存储器RAMA、RAMB进行读写操作，并将处理后的数据信号各送至输出缓冲器，再传给大型电子显示屏系统的信号分配板来实现信号的显示控制。图2给出了本技术中一路信号处理的电原理图，按此扩大则成为多路信号的处理的电原理图。图3给出了可编程门阵列FPGA数据配置原理图，其中FPGA U1和FPGA U2成主从关系配置，器件M2是为完成配置用的，而R2、R6、R4、R1提供上拉电阻，配置数据存贮于EPROM。当大型电子显示屏系统的显示屏体所需的数据格式发生变化时，只需对显示控制器的数据进行重配，重新写入EPROM，而不需重新设计印制板，大大提高了整个显示控制器的灵活性，从而缩短生产周期，降低了成本。结合图2进一步说明本技术输入缓冲部分由输入插座C21、缓冲器T1、T2组成。其中C21的8、15、7、14、6、13、5、12脚分别与T1的2、4、6、8、11、13、15、17脚相连；CZL的3、10、2脚分别与T2的2、4、6脚相连；T1的18脚与FPGA U2的30脚相接，T2的18、16、14脚别与FPGA U1的13、14、16脚相接；时序产生部分由FPGA U1完成。其中RAM A的地址线把FPGA U1的11、10、9、8、7、6、5、4、3、2、84、83、82、81、80、79、78、77、76、75共20个脚和RAM A的30、22、24、29、2、31、28、4、25、23、26、27、5、6、7、8、9、10、11、12共20脚连起来；RAM B的地址线把FPGA U1的33、34、35、36、37、38、39、40、41、42、44、45、46、47、48、49、50、51、52、53共20脚和RAM B的12、11、10、9、8、7、6、5、27、26、23、25、4、28、3、31、2、29、24、22共20脚连起来；控制线把FPGA U1的67、60、59、58、57共5脚和FPGA U1的48、49、50、51、52共5脚连起来；FPGA U1的输出脚18、20、24和25、26、27、28分别与输出缓冲器T3的2、4、6、11、13、15、17脚相连；数据处理部分由FPGA U2、RAM A、RAM B组成。RAM A的数据线把FPGA U2的11、10、9、8、7、6、5、4共8脚和RAM A的21、20、19、18、17、15、14、13共8脚连起来；RAM B的数据线把FPGA U2的34、35、36、37、38、39、40、41共8脚和RAM B的13、14、15、17、18、19、20、21共8脚连起来；输出数据线将FPGA U2的输出脚71、70、69、68、67、66、65、63共8脚与输出缓冲器T4的17、15、13、11、8、6、4、2共8脚连起来；输出缓冲部分由输出插座CZ2、CZ3和输出缓冲器T3、T4组成。其中输出缓冲器T3的输出脚18、16、14、9、7、5、3等7脚分别与CZ2的1、6、28、4、9、5、7等7脚相连；T4的输出脚3、5、7、9、12、14、16、18等8脚分别与CZ3的18、19、20、21、22、23、24、25等8脚相连。按照本技术，当输入、输出缓冲器采用74HC24 4 IC,FPGA U1、U2采用ATT3042,RAM A、RAM B采用628128,M2采用74LS09制成一个8场48行×640点灰度显示屏系统的显示控制器，采用了9片FPGA器件(1片产生时序，另8片各处理1路信号，共处理G、R双基色、4bit灰度信号共8路)和两片大容量存储器就取代了现有技术中采用500多块中、小规模IC和128块存储器，其体积仅为55mm×410mm×300mm减小了10倍；功耗则＜10W，减小了4倍，结构简单、成本降低、故障率减小，尤其使器件性能的一致性得到了保证，根治了由此造成的相位畸变和图像失真，使显示屏系统的生产、调试、维护更加方便、容易。本技术对各行各业，如证券业、广告业、银行、电信、交通、商场、车站等等使用的大型电子显本文档来自技高网...

【技术保护点】
一种大型电子显示屏系统显示控制器，其特征是由输入缓冲部分、时序产生部分、数据处理部分和输出缓冲部分组成；它采用大规模可编程门阵列器件ＦＰＧＡ取代众多常规中小规模集成电路，及采用大容量存储器取代多片小容量存储器；输入缓冲器的信号输入端和微机相连，输入缓冲器输出信号ＣＰ↓［ｉ］、Ｈ↓［ｉ］、Ｖ↓［ｉ］和时序产生部分ＦＰＧＡＵ↓［１］相连，输入缓冲器输出数据Ｄａｔａ↓［ｉ］和数据处理部分ＦＰＧＡＵ↓［２］相连；时序产生部分输出地址、片选、读、写信号Ａ０～Ａ１６、ＣＳ、ＷＥ、ＲＥ和大容量存储器ＲＡＭＡ、ＲＡＭＢ地址、片选、读、写输入信号相连，时序产生部分的输出信号ＣＰ↓［ｉ］、Ｈ↓［ｏ］、Ｖ↓［ｏ］与输出缓冲器部分相连，时序产生部分还产生同步信号给数据处理部分ＦＰＧＡＵ↓［２］；数据处理部分ＦＰＧＡＵ↓［２］数据口Ｄ０～Ｄ７和存储器ＲＡＭＡ、ＲＡＭＢ数据线相连；数据处理器输出数据Ｄａｔａ↓［０］与输出缓冲器相连；输出缓冲器其输出信号与大屏端信号分配板相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：宋如华，陈中浩，张克起，霍保庄，李勇，
申请(专利权)人：托普集团科技发展有限责任公司，
类型：实用新型
国别省市：90[中国|成都]