本发明专利技术提供了一种极化码打孔方法、装置、电子设备及存储介质，包括：获取极化码；基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数；计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样；在得到每个子层的打孔图样后，合并每个子层的打孔图样作为所述极化码的最终打孔图样；基于所述极化码的最终打孔图样进行打孔。本发明专利技术利用极化码各级之间生成矩阵的特性，将极化码打孔分为多层打孔进行，减少每层的打孔数量，通过逐层打码实现了更小的编码性能损失，从而改善了由于打孔数量多而导致的通信系统可靠性下降，编码增益损失大的情况，进而具有编码增益大，复杂度低的优势。低的优势。低的优势。
【技术实现步骤摘要】
极化码打孔方法、装置、电子设备及存储介质
[0001]本专利技术涉及数字信号处理
，尤其涉及一种极化码打孔方法、装置、电子设备及存储介质。
技术介绍
[0002]复杂电磁环境时变性高，信道实时状况和系统平台资源等随时都会发生变化，因此要求通信系统中信道编码的参数（码长、码率）灵活可变。然而，极化码（Polar码）本身是利用两两信道之间组合拆分来实现极化现象的，其构码规则决定了Polar码的码长为2的整数幂，可通过对标准Polar码的打孔实现速率匹配。然而，现有的Polar码打孔方法只适用于打孔数量较少的情况，当打孔数量较多时与未打孔的Polar码性能差距大，在复杂电磁环境中不具备鲁棒性。
技术实现思路
[0003]针对现有技术中存在的问题，本专利技术实施例提供一种极化码打孔方法、装置、电子设备及存储介质。
[0004]第一方面，本专利技术实施例提供一种极化码打孔方法，包括：获取极化码；基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数；计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样；在得到每个子层的打孔图样后，合并每个子层的打孔图样作为所述极化码的最终打孔图样；基于所述极化码的最终打孔图样进行打孔。
[0005]进一步地，所述基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数，具体包括：基于所述极化码的码长确定母极化码码长；基于所述极化码的码长和所述母极化码码长确定打孔结束层的打孔个数；基于所述打孔结束层的打孔个数确定所述极化码的打孔层数；基于所述打孔结束层的打孔个数确定每个子层的打孔个数。
[0006]进一步地，所述计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样，具体包括：设定打孔开始层为S层，计算当前子层S层的每个信道的巴氏参数；得到当前子层S层的每个信道的巴氏参数后，按每个信道的巴氏参数对应的可靠性进行排序；并选取排序后预设个数个可靠性低的信道作为当前子层S层的打孔图样；并逐层得到每个子层的打孔图样。
[0007]进一步地，还包括：将所述最终打孔图样中的所有信道的信道位置记为冻结比特传输信道的一部分；再根据巴氏参数选择剩余的冻结比特传输信道，确定完整的冻结比特传输信道后进行打孔。
[0008]第二方面，本专利技术实施例提供了一种极化码打孔装置，包括：获取模块，用于获取极化码；第一确定模块，用于基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数；第二确定模块，用于计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样；合并模块，用于在得到每个子层的打孔图样后，合并每个子层的打孔图样作为所述极化码的最终打孔图样；打孔模块，用于基于所述极化码的最终打孔图样进行打孔。
[0009]进一步地，所述第一确定模块，具体用于：基于所述极化码的码长确定母极化码码长；基于所述极化码的码长和所述母极化码码长确定打孔结束层的打孔个数；基于所述打孔结束层的打孔个数确定所述极化码的打孔层数；基于所述打孔结束层的打孔个数确定每个子层的打孔个数。
[0010]进一步地，所述第二确定模块，具体用于：设定打孔开始层为S层，计算当前子层S层的每个信道的巴氏参数；得到当前子层S层的每个信道的巴氏参数后，按每个信道的巴氏参数对应的可靠性进行排序；并选取排序后预设个数个可靠性低的信道作为当前子层S层的打孔图样；并逐层得到每个子层的打孔图样。
[0011]进一步地，所述打孔模块，还用于：将所述最终打孔图样中的所有信道的信道位置记为冻结比特传输信道的一部分；再根据巴氏参数选择剩余的冻结比特传输信道，确定完整的冻结比特传输信道后进行打孔。
[0012]第三方面，本专利技术实施例还提供了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上第一方面所述的极化码打孔方法的步骤。
[0013]第四方面，本专利技术实施例还提供了一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上第一方面所述的极化码打孔方法的步骤。
[0014]由上述技术方案可知，本专利技术实施例提供的极化码打孔方法、装置、电子设备及存储介质，通过获取极化码；基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数；计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样；在得到每个子层的打孔图样后，合并每个子层的打孔图样作为所述极化码的最终打孔图样；基于所述极化码的最终打孔图样进行打孔。本专利技术利用极化码各级之间生成矩阵的特性，将极化码打孔分为多层打孔进行，减少每层的打孔数
量，通过逐层打码实现了更小的编码性能损失，从而改善了由于打孔数量多而导致的通信系统可靠性下降，编码增益损失大的情况，进而具有编码增益大，复杂度低的优势。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为本专利技术一实施例提供的极化码打孔方法的流程示意图；图2为本专利技术一实施例提供的仿真模型示意图；图3为本专利技术一实施例提供的母极化码码长为64，信息比特长度为32的极化码在不同打孔数下采用不同打孔方法的误码率曲线图；图4为本专利技术一实施例提供的码型（60,32）的极化码在不同打孔数下采用不同打孔方法的误码率曲线图；图5为本专利技术一实施例提供的码型（49,32）的极化码在不同打孔数下采用不同打孔方法的误码率曲线图；图6为本专利技术一实施例提供的码型（992,512）的极化码在不同打孔数下采用不同打孔方法的误码率曲线图；图7为本专利技术一实施例提供的码型（960,512）的极化码在不同打孔数下采用不同打孔方法的误码率曲线图；图8为本专利技术一实施例提供的码型（896,512）的极化码在不同打孔数下采用不同打孔方法的误码率曲线图；图9为本专利技术一实施例提供的极化码打孔装置的结构示意图；图10为本专利技术一实施例提供的电子设备的实体结构示意图。
具体实施方式
[0017]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。下面将通过具体的实施例对本专利技术提供的极化码打孔方法进行详细解释和说明。
[0018]图1为本专利技术一实施例提供的极化码打孔方法的流程示意图；如图1所示，该方法包括：步骤101：获取极化码。
[0019]在本步骤中，需说明的是，极化码（Pola本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种极化码打孔方法，其特征在于，包括：获取极化码；基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数；计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样；在得到每个子层的打孔图样后，合并每个子层的打孔图样作为所述极化码的最终打孔图样；基于所述极化码的最终打孔图样进行打孔。2.根据权利要求1所述的极化码打孔方法，其特征在于，所述基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定每个子层的打孔个数，具体包括：基于所述极化码的码长确定母极化码码长；基于所述极化码的码长和所述母极化码码长确定打孔结束层的打孔个数；基于所述打孔结束层的打孔个数确定所述极化码的打孔层数；基于所述打孔结束层的打孔个数确定每个子层的打孔个数。3.根据权利要求1所述的极化码打孔方法，其特征在于，所述计算每个子层的每个信道的巴氏参数，基于每个信道的巴氏参数确定对应的子层的打孔图样，具体包括：设定打孔开始层为S层，计算当前子层S层的每个信道的巴氏参数；得到当前子层S层的每个信道的巴氏参数后，按每个信道的巴氏参数对应的可靠性进行排序；并选取排序后预设个数个可靠性低的信道作为当前子层S层的打孔图样；并逐层得到每个子层的打孔图样。4.根据权利要求1所述的极化码打孔方法，其特征在于，还包括：将所述最终打孔图样中的所有信道的信道位置记为冻结比特传输信道的一部分；再根据巴氏参数选择剩余的冻结比特传输信道，确定完整的冻结比特传输信道后进行打孔。5.一种极化码打孔装置，其特征在于，包括：获取模块，用于获取极化码；第一确定模块，用于基于所述极化码确定母极化码码长、确定所述极化码的打孔层数、确定...
【专利技术属性】
技术研发人员：陈超，王帅，安建平，苗夏箐，宋哲，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：
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