半导体器件结构制造技术

本发明专利技术提供一种半导体器件结构，包括：第一导电类型的第一基底，与第一基底相键合的第一导电类型的第二基底，第二导电类型的第一柱结构及第二柱结构，形成于第一基底中，第二柱结构与第一柱结构构成联合柱结构。本发明专利技术在第一沟槽及第一柱结构的制备的同时，引入了第二基底及第二沟槽，并形成第二柱结构，得到联合柱结构，从而可以第二沟槽改变第一沟槽的形貌，从而可以得到需要形状的联合柱结构，以适应器件的需求，可以解决由于第一沟槽的形貌的限制所带来的器件结构中电荷不平衡的问题，改善了电场的重新分布，提高了器件的耐压水平，提高器件性能。提高器件性能。提高器件性能。

【技术实现步骤摘要】
半导体器件结构


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种半导体器件结构。

技术介绍

[0002]在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(superjunction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。
[0003]目前，制造超结器件过程中，需要在第一导电类型衬底上进行深沟槽刻蚀，并且填充理第二导电类型的材料，以达到电荷平衡的目的。理想情况下，深沟槽刻蚀的上下开口应保持宽度一致，从断面看为矩形，但是由于实际工艺水平的限制，刻蚀沟槽的宽度却难以保证上下一致，往往呈现上部宽，下部窄的特性，即刻蚀存在一个角度。这一工艺的目的是实现两种导电类型材料的电荷平衡，由于刻蚀角度的存在，沟槽上半部第二导电类型载流子浓度高于周边第一导电类型载流子浓度，整体呈现第二导电类型的电学特性；在沟槽下半部，第二导电类型载流子浓度低于周边漂移区第一导电类型载流子浓度，整体呈现第一导电类型电学特性。这一新的电荷不平衡条件的存在，将会影响纵向区域电场强度的分布。类比于传统VDMOS的耐压机理，这一不平衡条件引入了电场的重新分布，将降低器件的耐压水平，进而降低器件性能。
[0004]因此，有必要提出一种新的半导体器件结构，以解决上述问题。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体器件结构，用于解决现有技术中沟槽周围电荷不平衡的问题。
[0006]为实现上述目的及其它相关目的，本专利技术还提供一种半导体器件结构，其中，所述半导体器件结构包括：
[0007]第一导电类型的第一基底，所述第一基底具有相对的第一表面和第二表面；
[0008]第一沟槽，自所述第二表面形成于所述第一基底中；
[0009]第二导电类型的第一柱结构，形成于所述第一沟槽中；
[0010]所述第一导电类型的第二基底，所述第二基底具有相对的第三表面和第四表面，其中，所述第一基底的第二表面键合于所述第二基底的第四表面上；
[0011]第二沟槽，自所述第二表面形成于所述第一基底中，所述第二沟槽与所述第一沟槽对应且所述第二沟槽显露所述第一柱结构；
[0012]所述第二导电类型的第二柱结构，形成于所述第二沟槽中，且所述第二柱结构与所述第一柱结构相接触，构成联合柱结构。
[0013]可选地，半导体器件结构还包括：
[0014]体接触区，位于所述第一基底内，且位于所述联合柱结构的顶部；
[0015]栅氧化层，位于所述第一基底上，且所述栅氧化层显露部分所述体接触区；
[0016]栅极层，位于所述栅氧化层的表面；
[0017]源区，位于所述体接触区内，且位于所述栅氧化层的侧部；
[0018]层间电介质层，位于栅极层的表面及侧壁，且显露部分所述源区；
[0019]正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；
[0020]背面金属电极，位于所述第二基底的所述第三表面上。
[0021]可选地，所述第一基底包括所述第一导电类型的第一半导体衬底以及位于所述第一半导体衬底上的所述第一导电类型的第一外延层，且所述第一沟槽形成于所述第一外延层中，其中，在所述键合后去除部分所述第一基底得到所述第一表面。
[0022]可选地，所述第二基底包括所述第一导电类型的第二半导体衬底以及位于所述第二半导体衬底上的所述第一导电类型的第二外延层，其中，所述第二半导体衬底的表面构成所述第三表面，所述第二外延层的表面构成所述第四表面。
[0023]可选地，所述第二沟槽的深度大于等于所述第一沟槽的高度。
[0024]可选地，所述联合柱结构的最大宽度与最小宽度的差值小于所述第一沟槽延伸至所述第一基底的所述第一表面的结构的最大宽度与最小宽度的差值。
[0025]可选地，所述第一沟槽的截面形状包括倒梯形，所述第二沟槽的截面形状包括倒梯形。
[0026]可选地，所述第二沟槽的底部边缘与对应位置的所述第一沟槽的边缘相重合。
[0027]可选地，所述第一沟槽与所述第一沟槽之间的距离大于所述第一沟槽的宽度。
[0028]可选地，所述第一基底自下而上依次包括底层硅、绝缘层以及顶层硅，其中，所述第一沟槽形成于所述顶层硅中，且所述第一沟槽的深度与所述顶层硅的厚度相等，且所述底层硅及所述绝缘层在进行所述第一基底与所述第二基底的键合后被去除。
[0029]如上所述，本专利技术提供一种半导体器件结构，在第一沟槽及第一柱结构的制备的同时，引入了第二基底及第二沟槽，并形成第二柱结构，得到联合柱结构，从而可以第二沟槽改变第一沟槽的形貌，从而可以得到需要形状的联合柱结构，以适应器件的需求，可以解决由于第一沟槽的形貌的限制所带来的器件结构中电荷不平衡的问题，改善了电场的重新分布，提高了器件的耐压水平，提高器件性能。
附图说明
[0030]图1显示为本专利技术实施例中提供的一种半导体器件结构的制备方法的流程图。
[0031]图2显示为本专利技术实施例中提供的第一基底的截面示意图。
[0032]图3显示为本专利技术实施例中形成第一沟槽的截面示意图。
[0033]图4显示为本专利技术实施例中形成第一沟槽的俯视示意图。
[0034]图5显示为本专利技术实施例中形成第一柱结构的截面示意图。
[0035]图6显示为本专利技术实施例中提供第二基底的截面示意图。
[0036]图7显示为本专利技术实施例中将第二基底与第一基底键合的截面示意图。
[0037]图8显示为本专利技术实施例中去除部分第一基底显露第一柱结构的截面示意图。
[0038]图9显示为本专利技术实施例中形成第二沟槽的截面示意图。
[0039]图10显示为本专利技术实施例中形成第二柱结构得到联合柱结构的截面示意图。
[0040]图11显示为本专利技术实施例中通过离子注入工艺在联合柱结构的顶部形成体接触区以及形成栅氧化层和栅极层的截面示意图。
[0041]图12显示为本专利技术实施例中通过离子注入工艺形成源区及层间电介质层的截面示意图。
[0042]图13显示为本专利技术实施例中形成正面金属电极和背面金属电极的截面示意图。
[0043]图14显示为本专利技术实施例中提供的SOI第一基底的截面示意图。
[0044]图15显示为本专利技术实施例中在顶层硅中形成第一沟槽的截面示意图。
[0045]图16显示为本专利技术实施例中将SOI第一基底与第二基底键合后的截面示意图。
[0046]图17显示为本专利技术实施例中去除底层硅及绝缘层的截面示意图。
[0047]图18显示为本专利技术对比例中形成第一柱结构构成超结结构的截面示意图。
[0048]元件标号说明
[0049]100
ꢀꢀꢀꢀꢀꢀ
第一基底...

【技术保护点】

【技术特征摘要】
1.一种半导体器件结构，其特征在于，所述半导体器件结构包括：第一导电类型的第一基底，所述第一基底具有相对的第一表面和第二表面；第一沟槽，自所述第二表面形成于所述第一基底中；第二导电类型的第一柱结构，形成于所述第一沟槽中；所述第一导电类型的第二基底，所述第二基底具有相对的第三表面和第四表面，其中，所述第一基底的第二表面键合于所述第二基底的第四表面上；第二沟槽，自所述第二表面形成于所述第一基底中，所述第二沟槽与所述第一沟槽对应且所述第二沟槽显露所述第一柱结构；所述第二导电类型的第二柱结构，形成于所述第二沟槽中，所述第二柱结构与所述第一柱结构相接触，构成联合柱结构。2.根据权利要求1所述的半导体器件结构，其特征在于，半导体器件结构还包括：体接触区，位于所述第一基底内，且位于所述联合柱结构的顶部；栅氧化层，位于所述第一基底上，且所述栅氧化层显露部分所述体接触区；栅极层，位于所述栅氧化层的表面；源区，位于所述体接触区内，且位于所述栅氧化层的侧部；层间电介质层，位于栅极层的表面及侧壁，且显露部分所述源区；正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；背面金属电极，位于所述第二基底的所述第三表面上。3.根据权利要求1所述的半导体器件结构，其特征在于，所述第一基底包括所述第一导电类型的第一半导体衬底以及位于所述第一半导体衬底上的所述第一导电类型的第一外延层，且所述第一沟槽形成于所述第一外延层中，其中，在键合后去除部分所述...

【专利技术属性】
技术研发人员：徐大朋，薛忠营，罗杰馨，柴展，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：