一种MOSFET器件制造技术

本实用新型专利技术涉及一种MOSFET器件，包括：漏极、衬底、外延区、第一P型阱区，N+注入区、P+注入区、源极、栅极绝缘层、栅极和第二P型阱区。其中，第一P型阱区设置在外延区中，第一P型阱区的上表面高于外延区的上表面，第二P型阱区，设置在外延区中，且位于相邻两个第一P型阱区之间，第二P型阱区内设置有沟槽。本实用新型专利技术的MOSFET器件，在器件内集成的肖特基二极管结构中，引入沟槽结构，在提升器件续流能力的同时，防止肖特基接触面积过大而浪费器件元胞面积。防止肖特基接触面积过大而浪费器件元胞面积。防止肖特基接触面积过大而浪费器件元胞面积。

【技术实现步骤摘要】
一种MOSFET器件


[0001]本技术属于半导体
，具体涉及一种MOSFET器件。

技术介绍

[0002]随着碳化硅工艺技术的不断成熟以及成本的不断下降，碳化硅功率器件在新一代电力电子器件应用中越来越重要。碳化硅作为宽禁带半导体，有着禁带宽度大、临界击穿电场高、热导率高、载流子饱和速度高等特点。与传统的硅器件相比，具有更高的工作温度、更高的功率密度、同时开关损耗更低。碳化硅MOSFET器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有IGBT的巨大潜力。
[0003]但是，由于碳化硅材料的禁带宽度较大，碳化硅MOSFET器件内部集成的寄生PiN二极管开启电压大多在3V左右，无法为碳化硅MOSFET器件本身提供续流作用。因此，在全桥等电力电子系统应用中，经常要反并联一个肖特基二极管作为续流二极管使用，大大增加了系统的面积。
[0004]集成了结势垒肖特基二极管的碳化硅MOSFET器件解决了这一难题。但是，集成传统结势垒肖特基二极管的碳化硅MOSFET器件依然存在诸多问题，主要表现在为了使得肖特基二极管拥有较好的续流能力，需要较大的肖特基接触区面积。较大的肖特基接触区面积一方面使得MOSFET正常工作时有较大的泄漏电流，另一方面也增加了碳化硅MOSFET器件的元胞面积，增加了芯片制备成本。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本技术提供了一种 MOSFET器件。本技术要解决的技术问题通过以下技术方案实现：
[0006]本技术提供了一种MOSFET器件，包括：
[0007]自下而上依次层叠设置的漏极、衬底和外延区；
[0008]第一P型阱区，设置在所述外延区中，所述第一P型阱区的上表面高于所述外延区的上表面；
[0009]N+注入区和P+注入区，相邻设置在所述第一P型阱区中；
[0010]第一金属层，设置在所述第一P型阱区、所述N+注入区和所述P+注入区上，且部分覆盖所述第一P型阱区和所述N+注入区；
[0011]栅极绝缘层，设置在所述外延区上且部分覆盖所述第一P型阱区和所述N+注入区；
[0012]栅极，设置在所述栅极绝缘层上，所述栅极上覆盖有隔离介质层；
[0013]第二P型阱区，设置在所述外延区中，且位于相邻两个所述第一P型阱区之间，所述第二P型阱区内设置有沟槽所述沟槽内表面设置有第二金属层，所述第二金属层延伸至所述外延区的上表面；
[0014]第三金属层，覆盖在所述隔离介质层、所述第一金属层和所述第二金属层上。
[0015]在本技术的一个实施例中，所述第一金属层与所述N+注入区和所述P+注入区
之间形成欧姆接触。
[0016]在本技术的一个实施例中，所述第二金属层与所述沟槽内表面形成欧姆接触，所述第二金属层与所述外延区之间形成肖特基接触。
[0017]在本技术的一个实施例中，所述栅极绝缘层延伸以至少部分覆盖所述外延区的上表面，所述栅极还形成在覆盖所述第一P型阱区侧壁的所述栅极绝缘层上。
[0018]在本技术的一个实施例中，所述第二P型阱区的深度大于所述第一P型阱区的深度。
[0019]在本技术的一个实施例中，所述沟槽的深度为0.5μm
‑
3μm，宽度为 0.5μm
‑
15μm。
[0020]在本技术的一个实施例中，所述第一P型阱区与所述第二P型阱区之间的间距为1.5μm
‑
5.5μm。
[0021]在本技术的一个实施例中，所述衬底为碳化硅n+掺杂。
[0022]在本技术的一个实施例中，所述外延区为碳化硅n
‑
掺杂。
[0023]与现有技术相比，本技术的有益效果在于：
[0024]1.本技术的MOSFET器件，在器件内集成的肖特基二极管结构中，引入沟槽结构，在提升器件续流能力的同时，防止肖特基接触面积过大而浪费器件元胞面积，从而同时降低器件制备成本。
[0025]2.本技术的MOSFET器件，设置在外延区中的第一P型阱区的上表面高于外延区的上表面，在器件耐压时，承受高电场强度的氧化层不再是有效的器件栅氧，沟道处会受到第一P型阱区的电场屏蔽的保护，对内部栅氧也起到一定电场屏蔽作用，提升了栅极绝缘层的可靠性，进而提高了器件的可靠性。
[0026]3.本技术的MOSFET器件，通过沟槽结构的导入，使得中间第二 P型阱区的深度大于两边第一P型阱区的深度，提升第二P型阱区的深度可以有效降低肖特基接触区域的表面电场，降低器件漏电流，降低MOSFET 的功耗。
[0027]上述说明仅是本技术技术方案的概述，为了能够更清楚了解本技术的技术手段，而可依照说明书的内容予以实施，并且为了让本技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
[0028]图1是本技术实施例提供的一种MOSFET器件的结构示意图。
具体实施方式
[0029]为了进一步阐述本技术为达成预定技术目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本技术提出的一种 MOSFET器件进行详细说明。
[0030]有关本技术的前述及其他
技术实现思路
、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本技术为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本技术的技术方案加以限制。
[0031]实施例一
[0032]请参见图1，图1是本技术实施例提供的一种MOSFET器件的结构示意图。如图所示，本实施例的MOSFET器件，包括：
[0033]自下而上依次层叠设置的漏极1、衬底2和外延区3；
[0034]第一P型阱区4，设置在外延区3中，第一P型阱区4的上表面高于外延区3的上表面；
[0035]N+注入区5和P+注入区6，相邻设置在第一P型阱区4中；
[0036]第一金属层7，设置在第一P型阱区4、N+注入区5和P+注入区6上，且部分覆盖第一P型阱区4和N+注入区5；
[0037]栅极绝缘层8，设置在外延区3上且部分覆盖第一P型阱区4和N+注入区5；
[0038]栅极9，设置在栅极绝缘层8上，栅极9上覆盖有隔离介质层10；
[0039]第二P型阱区11，设置在外延区3中，且位于相邻两个第一P型阱区 4之间，第二P型阱区11内设置有沟槽12沟槽12内表面设置有第二金属层13，第二金属层13延伸至外延区3的上表面；
[0040]第三金属层14，覆盖在隔离介质层10、第一金属层7和第二金属层13 上。
[0041]在本实施例中，第一金属层7与N+注入区5和P+注入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET器件，其特征在于，包括：自下而上依次层叠设置的漏极(1)、衬底(2)和外延区(3)；第一P型阱区(4)，设置在所述外延区(3)中，所述第一P型阱区(4)的上表面高于所述外延区(3)的上表面；N+注入区(5)和P+注入区(6)，相邻设置在所述第一P型阱区(4)中；第一金属层(7)，设置在所述第一P型阱区(4)、所述N+注入区(5)和所述P+注入区(6)上，且部分覆盖所述第一P型阱区(4)和所述N+注入区(5)；栅极绝缘层(8)，设置在所述外延区(3)上且部分覆盖所述第一P型阱区(4)和所述N+注入区(5)；栅极(9)，设置在所述栅极绝缘层(8)上，所述栅极(9)上覆盖有隔离介质层(10)；第二P型阱区(11)，设置在所述外延区(3)中，且位于相邻两个所述第一P型阱区(4)之间，所述第二P型阱区(11)内设置有沟槽(12)所述沟槽(12)内表面设置有第二金属层(13)，所述第二金属层(13)延伸至所述外延区(3)的上表面；第三金属层(14)，覆盖在所述隔离介质层(10)、所述第一金属层(7)和所述第二金属层(13)上。2.根据权利要求1所述的MOSFET器件，其特征在于，所述第一金属层(7)与所述N+注入区(5)和所述P+注入区(6)之...

【专利技术属性】
技术研发人员：姚强，杨进，
申请(专利权)人：西安精匠华鹤电子科技有限公司，
类型：新型
国别省市：