具有程序验证跳过的非易失性存储器制造技术

本公开涉及具有程序验证跳过的非易失性存储器。通过将编程信号作为一系列编程电压脉冲(或其它编程剂量)施加到选定的存储器单元并且验证编程电压脉冲之间的存储器单元来对非易失性存储器单元进行编程。为了实现更紧密的阈值电压分布，使用包括编程电压脉冲之间的两步验证的粗略/精细编程过程，该编程电压脉冲包括中间验证条件和最终验证条件。已达到中间验证条件的正被编程的存储器单元被减慢以进一步编程。已达到最终验证条件的正被编程的存储器单元被抑制进一步编程。为了减少执行的验证操作数量，本发明专利技术提出了一种系统，该系统针对一些编程电压脉冲在中间验证条件下跳过验证并且针对一些编程电压脉冲在最终验证条件下跳过验证。

【技术实现步骤摘要】
具有程序验证跳过的非易失性存储器
技术介绍
半导体存储器广泛用于各种电子设备，诸如蜂窝电话、数码相机、个人数字助理、医疗电子器件、移动计算设备、服务器、固态驱动器、非移动计算设备和其它设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例为闪存存储器(例如，NAND型和NOR型闪存存储器)。非易失性存储器的用户通常希望存储器高速工作，使得他们不需要等待存储操作完成。附图说明类似编号的元件是指不同的图中的共同部件。图1是描绘存储器系统的一个实施方案的框图。图2是存储器管芯的一个实施方案的框图。图3是单片三维存储器结构的一个实施方案的一部分的透视图。图4A是具有两个平面的存储器结构的框图。图4B描绘了存储器单元的块的一部分的顶视图。图4C描绘了存储器单元的块的一部分的剖视图。图4D描绘了选择栅极层和字线层的视图。图4E是存储器单元的竖直列的剖视图。图4F是多个NAND串的示意图，示出了多个子块。图5描绘了阈值电压分布。图6描绘了阈值电压分布。图7是描述将数据值分配给数据状态的一个示例的表。图8是描述用于对非易失性存储器进行编程的过程的一个实施方案的流程图。图9描绘了一系列编程电压脉冲。图10描绘了两个编程电压脉冲和一个验证电压脉冲。图11描绘了两个编程电压脉冲和一组验证电压脉冲。图12是描述用于对非易失性存储器进行编程验证的过程的一个实施方案的流程图。图13A是描述编程过程期间的位线电压的曲线图。图13B是描述编程过程期间的位线电压的曲线图。图14是描述用于对非易失性存储器进行编程和编程验证的过程的一个实施方案的流程图。图15是正被编程的一组非易失性存储器单元的阈值电压分布的曲线图。图16是正被编程的一组非易失性存储器单元的阈值电压分布的曲线图。图17是正被编程的一组非易失性存储器单元的阈值电压分布的曲线图。图18描绘了描述在对非易失性存储器进行编程验证时执行的过程的一个实施方案的流程图。图19是正被编程的一组非易失性存储器单元的两个阈值电压分布的曲线图。具体实施方式通过将编程信号作为一系列编程电压脉冲(或其它编程剂量)施加到选定的存储器单元并且验证编程电压脉冲之间的存储器单元来对非易失性存储器单元进行编程。为了实现更紧密的阈值电压分布，使用包括编程电压脉冲之间的两步验证的粗略/精细编程过程，该编程电压脉冲包括中间验证条件和最终验证条件。已达到中间验证条件的正被编程的存储器单元被减慢以进一步编程。已达到最终验证条件的正被编程的存储器单元被抑制进一步编程。为了减少执行的验证操作数量，本专利技术提出了一种系统，该系统针对一些编程电压脉冲在中间验证条件下跳过验证并且针对一些编程电压脉冲在最终验证条件下跳过验证。非易失性存储装置的一个实施方案包括多个非易失性存储器单元和连接到这些非易失性存储器单元的控制电路。控制电路被配置为：执行将非易失性存储器单元编程到第一数据状态(以及可能的其它数据状态)的编程过程；针对第一数据状态的中间验证条件执行程序验证而不针对第一数据状态的最终验证条件执行程序验证，直到满足第一标准；在满足第一标准之后并且直到满足第二标准，针对中间验证条件和最终验证条件执行程序验证；以及在满足第二标准之后，针对最终验证条件执行程序验证而不针对中间验证条件执行程序验证。在一个示例中，当阈值数量的多个非易失性存储器单元已达到中间验证条件时，满足第一标准。在一些示例中，当阈值数量的多个非易失性存储器单元已达到最终验证条件时，在满足第一标准之后，在已将预定数量的编程剂量施加到多个非易失性存储器之后，或最小数量的非易失性存储器单元已达到第二数据状态的目标电平，满足第二标准。图1是实现本专利技术的技术(包括本专利技术的用于跳过验证的过程)的存储系统100的一个实施方案的框图。在一个实施方案中，存储系统100为固态驱动器(“SSD”)。存储系统100还可为存储卡、USB驱动器或其它类型的存储系统。本专利技术的技术不限于任何一种类型的存储系统。存储系统100连接到主机102，主机可为计算机、服务器、电子设备(例如，智能电话、平板电脑或其它移动设备)、器具或使用存储器并具有数据处理能力的另一种装置。在一些实施方案中，主机102与存储系统100分开，但连接到存储系统。在其它实施方案中，存储系统100嵌入在主机102中。图1中描绘的存储系统100的部件为电子电路。存储系统100包括连接到一个或多个存储器管芯130和本地高速易失性存储器140(例如，DRAM)的控制器120。一个或多个存储器管芯130各自包括多个非易失性存储器单元。下面提供关于每个存储器管芯130的结构的更多信息。控制器120使用本地高速易失性存储器140来执行某些功能。例如，本地高速易失性存储器140将逻辑存储在物理地址转换表(“L2P表”)中。控制器120包括连接到主机102并与其通信的主机接口152。在一个实施方案中，主机接口152提供PCIe接口。也可使用其它接口，诸如SCSI、SATA等。主机接口152还连接到片上网络(NOC)154。NOC是集成电路上的通信子系统。NOC可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。NOC技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其它设计相比，NOC提高了片上系统(SoC)的可扩展性以及复杂SoC的电源效率。NOC的导线和链路由许多信号共享。由于NOC中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，NOC提供增强的性能(诸如吞吐量)和可扩展性。在其它实施方案中，NOC154可由总线替换。处理器156、ECC引擎158、存储器接口160和DRAM控制器164连接到NOC154并与其通信。DRAM控制器164用于操作本地高速易失性存储器140(例如，DRAM)并与其通信。在其它实施方案中，本地高速易失性存储器140可为SRAM或另一种类型的易失性存储器。ECC引擎158执行错误校正服务。例如，ECC引擎158根据实现的ECC技术执行数据编码和解码。在一个实施方案中，ECC引擎158是由软件编程的电子电路。例如，ECC引擎158可为可编程的处理器。在其它实施方案中，ECC引擎158是不具有任何软件的定制的专用硬件电路。在另一个实施方案中，ECC引擎158的功能由处理器156实现。处理器156执行各种控制器存储器操作，诸如编程、擦除、读取以及存储器管理过程。在一个实施方案中，处理器156由固件编程。在其它实施方案中，处理器156是不具有任何软件的定制的专用硬件电路。处理器156还实现转换模块，作为软件/固件过程或作为专用硬件电路。在许多系本文档来自技高网...

【技术保护点】
1.一种非易失性存储装置，包括：/n多个非易失性存储器单元；和/n控制电路，所述控制电路连接到所述非易失性存储器单元，所述控制电路被配置为：/n执行将所述非易失性存储器单元编程到第一数据状态的编程过程，/n在所述编程过程期间针对所述第一数据状态的第一验证条件执行程序验证而不针对所述第一数据状态的第二验证条件执行程序验证，直到满足第一标准，/n在满足所述第一标准之后并且直到满足第二标准，在所述编程过程期间针对所述第一验证条件和所述第二验证条件执行程序验证，以及/n在满足所述第二标准之后，在所述编程过程期间针对所述第二验证条件执行程序验证而不针对所述第一验证条件执行程序验证。/n

【技术特征摘要】
20200219 US 16/795,3131.一种非易失性存储装置，包括：
多个非易失性存储器单元；和
控制电路，所述控制电路连接到所述非易失性存储器单元，所述控制电路被配置为：
执行将所述非易失性存储器单元编程到第一数据状态的编程过程，
在所述编程过程期间针对所述第一数据状态的第一验证条件执行程序验证而不针对所述第一数据状态的第二验证条件执行程序验证，直到满足第一标准，
在满足所述第一标准之后并且直到满足第二标准，在所述编程过程期间针对所述第一验证条件和所述第二验证条件执行程序验证，以及
在满足所述第二标准之后，在所述编程过程期间针对所述第二验证条件执行程序验证而不针对所述第一验证条件执行程序验证。


2.根据权利要求1所述的非易失性存储装置，其中：
当阈值数量的所述多个非易失性存储器单元已达到所述第二验证条件时，满足所述第二标准。


3.根据权利要求1所述的非易失性存储装置，其中：
所述控制电路被配置为通过向所述多个非易失性存储器施加编程剂量来对所述多个非易失性存储器单元进行编程；并且
在满足所述第一标准之后，在已将预定数量的编程剂量施加到所述多个非易失性存储器之后，满足所述第二标准。


4.根据权利要求1所述的非易失性存储装置，其中：
所述控制电路被配置为将选定的一组非易失性存储器单元编程到多个数据状态，使得所述组非易失性存储器单元中的每个非易失性存储器单元存储多位数据；
所述多个非易失性存储器单元是所述选定组非易失性存储器单元的第一子集；
所述控制电路被配置为将所述选定组非易失性存储器单元的第二子集编程到第二数据状态；并且
当所述选定组非易失性存储器单元的所述第二子集的最小数量已达到所述第二数据状态的目标电平时，满足所述第二标准。


5.根据权利要求1所述的非易失性存储装置，其中：
所述第二标准不同于达到所述第一验证条件的所述多个存储器单元的量。


6.根据权利要求1所述的非易失性存储装置，其中：
当阈值数量的所述多个非易失性存储器单元已达到所述第一验证条件时，满足所述第一标准。


7.根据权利要求1所述的非易失性存储装置，其中：
所述控制电路被配置为通过向所述多个非易失性存储器单元施加量值从脉冲到脉冲增加的一系列编程电压脉冲来对所述多个非易失性存储器单元进行编程。


8.根据权利要求7所述的非易失性存储装置，其中：
所述控制电路被配置为在所述编程电压脉冲之间执行所述程序验证。


9.根据权利要求1所述的非易失性存储装置，其中：
所述控制电路被配置为通过测试所述多个非易失性存储器单元的阈值电压是否处于第一验证参考电压来针对所述第一验证条件执行程序验证；并且
所述控制电路被配置为通过测试所述多个非易失性存储器单元的阈值电压是否处于第二验证参考电压来针对所述第二验证条件执行程序验证。


10.根据权利要求9所述的非易失性存储装置，其中：
所述第一验证参考电压是中间验证参考电压；并且
所述第二验证参考电压是最终验证参考电压。


11.根据权利要求9所述的非易失性存储装置，其中：
所述控制电路被配置为在所述编程过程期间减慢所述多个存储器单元中阈值电压大于所述第一验证参考电压并且小于所述验证参考电压的存储器单元的编程；并且
所述控制电路被配置为在所述编程过程期间抑制所述多个存储器单元中阈值电压大于所述第二验证参考电压的存储器单元的编程。


12.根据权利要求1所述的非易失性存储装置，其中：...

【专利技术属性】
技术研发人员：M·翔太，H·陈，
申请(专利权)人：闪迪技术有限公司，
类型：发明
国别省市：美国;US