【技术实现步骤摘要】
【国外来华专利技术】存储器件中的多模式兼容ZQ校准电路
技术介绍
本公开涉及存储器件及其校准方法。闪速存储器是一种能够电擦除并且重新编程的低成本高密度非易失性固态存储介质。闪速存储器包括按照NOR逻辑门和NAND逻辑门命名的NOR闪速存储器或NAND闪速存储器。NAND闪速存储器可以使其数据总线以双倍数据速率(DDR)操作，从而在时钟信号的上升沿和下降沿两者上传送数据，其又被称为翻转(toggle)模式。各种版本的DDR标准(例如DDR2、DDR3、DDR4等)已被引入，以实现更高的总线速度和更低的功率。
技术实现思路
在一个方面中，一种用于多模式校准的电路可以包括被配置为连接至外部电阻器的电阻器输入。该电路还可以包括连接至电阻器输入并且连接至第一多个电压源的第一比较器。该电路还可以包括被配置为使用第一比较器与外部电阻器比较的第一上拉驱动器。第一比较器可以被配置为在该比较中使用第一多个电压源中的一个电压源。该电路还可以包括被配置为基于第一比较器校准第一上拉驱动器的逻辑上拉代码生成器。该电路可以额外包括第二上拉驱动器。第二上拉驱动器可以被配置成第一上拉驱动器的副本，并且能够与第一上拉驱动器由同一校准来校准。该电路还可以包括第一下拉驱动器以及连接至第二上拉驱动器、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以被配置为将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。该电路还可以包括被配置为基于第二比较器校准第一下拉驱动器的逻辑下拉代码生成器。在另一个方面中，一种用于多模式校准的...
【技术保护点】
1.一种用于多模式ZQ校准的电路，包括：/n电阻器输入，所述电阻器输入被配置为连接至外部电阻器；/n第一比较器，所述第一比较器连接至所述电阻器输入并且连接至第一多个电压源；/n第一上拉驱动器，所述第一上拉驱动器被配置为使用所述第一比较器与所述外部电阻器进行比较，其中，所述第一比较器被配置为在所述比较中使用所述第一多个电压源中的一个电压源；/n逻辑上拉代码生成器，所述逻辑上拉代码生成器被配置为基于所述第一比较器校准所述第一上拉驱动器；/n第二上拉驱动器，其中，所述第二上拉驱动器被配置成所述第一上拉驱动器的副本，并且与所述第一上拉驱动器由同一校准来校准；/n第一下拉驱动器；/n第二比较器，所述第二比较器连接至所述第二上拉驱动器、所述第一下拉驱动器和第二多个电压源，并且被配置为将所述第一下拉驱动器和所述第二上拉驱动器之间的中点的电压与所述第二多个电压源中的一个电压源进行比较；以及/n逻辑下拉代码生成器，所述逻辑下拉代码生成器被配置为基于所述第二比较器校准所述第一下拉驱动器。/n
【技术特征摘要】
【国外来华专利技术】1.一种用于多模式ZQ校准的电路，包括：
电阻器输入，所述电阻器输入被配置为连接至外部电阻器；
第一比较器，所述第一比较器连接至所述电阻器输入并且连接至第一多个电压源；
第一上拉驱动器，所述第一上拉驱动器被配置为使用所述第一比较器与所述外部电阻器进行比较，其中，所述第一比较器被配置为在所述比较中使用所述第一多个电压源中的一个电压源；
逻辑上拉代码生成器，所述逻辑上拉代码生成器被配置为基于所述第一比较器校准所述第一上拉驱动器；
第二上拉驱动器，其中，所述第二上拉驱动器被配置成所述第一上拉驱动器的副本，并且与所述第一上拉驱动器由同一校准来校准；
第一下拉驱动器；
第二比较器，所述第二比较器连接至所述第二上拉驱动器、所述第一下拉驱动器和第二多个电压源，并且被配置为将所述第一下拉驱动器和所述第二上拉驱动器之间的中点的电压与所述第二多个电压源中的一个电压源进行比较；以及
逻辑下拉代码生成器，所述逻辑下拉代码生成器被配置为基于所述第二比较器校准所述第一下拉驱动器。
2.根据权利要求1所述的电路，还包括：
第三上拉驱动器，所述第三上拉驱动器被配置为使用所述第一比较器与所述外部电阻器进行比较，并且被配置为由所述逻辑上拉代码生成器校准。
3.根据权利要求2所述的电路，还包括：
第四上拉驱动器，所述第四上拉驱动器被配置成所述第三上拉驱动器的副本，并且被配置为与所述第三上拉驱动器由同一校准来校准。
4.根据权利要求3所述的电路，还包括：
第二下拉驱动器，其中，所述第二下拉驱动器被配置为使用所述第二比较器与所述第四上拉驱动器进行比较。
5.根据权利要求4所述的电路，还包括：
第五上拉驱动器，所述第五上拉驱动器被配置为使用所述第一比较器与所述外部电阻器进行比较，并且被配置为由所述逻辑上拉代码生成器校准。
6.根据权利要求5所述的电路，还包括：
第六上拉驱动器，所述第六上拉驱动器被配置成所述第五上拉驱动器的副本，并且被配置为与所述第五上拉驱动器由同一校准来校准。
7.根据权利要求6所述的电路，还包括：
第三下拉驱动器，其中，所述第三下拉驱动器被配置为使用所述第二比较器与所述第六上拉驱动器进行比较。
8.根据权利要求7所述的电路，还包括：
并联连接的第四下拉驱动器和第五下拉驱动器，所述第四下拉驱动器和所述第五下拉驱动器被配置为由所述第一比较器与所述外部电阻器进行比较，并且被配置为由所述逻辑下拉代码生成器校准。
9.根据权利要求8所述的电路，还包括：
第六下拉驱动器和第七下拉驱动器，所述第六下拉驱动器和所述第七下拉驱动器被分别配置成所述第四下拉驱动器和所述第五下拉驱动器的副本，并且被配置为与所述第四下拉驱动器和所述第五下拉驱动器由同一校准来校准。
10.根据权利要求9所述的电路，还包括：
第七上拉驱动器，所述第七上拉驱动器被配置为在第一种情况下由所述逻辑上拉代码生成器基于由所述第二比较器所做出的与所述第六下拉驱动器和所述第七下拉驱动器的比较来校准。
11.根据权利要求10所述的电路，还包括：
并联连接的第八下拉驱动器和第九下拉驱动器，所述第八下拉驱动器和所述第九下拉驱动器被配置为由所述第一比较器与所述外部电阻器进行比较，并且被配置为由所述逻辑下拉代码生成器校准。
12.根据权利要求11所述的电路，还包括：
第十下拉驱动器，所述第十下拉驱动器被配置成所述第七下拉驱动器的副本并且被配置为由所述逻辑下拉代码生成器校准。
13.根据权利要求12所述的电路，其中，在第二种情况下，所述第七上拉驱动器被配置为由所述逻辑上拉代码生成器基于通过所述第二比较器的与所述第十下拉驱动器的比较来校准。
14.根据权利要求1-13中的任一项所述的电路，其中，所述电路被配置为根据至少两种模式校准。
15.根据权利要求14所述的电路，其中，所述至少两种模式中的第一种模式是DDR3模式。
16.根据权利要求14或15所述的电路，其中，所述至少两种模式中的第二种模式是LPDDR4模式。
17.根据权利要求16所述的电路，其中，针对Vccq/3的Voh目标校准所述第二种模式。
18.根据权利要求16所述的电路，其中，针对Vccq/2.5的Voh目标校准所述第二种模式。
19.根据权利要求1-18中的任一项所述的电路，其中，所述外部电阻器连接至地。
20.根据权利要求1-18中的任一项所述的电路，其中，所述外部电阻器连接至Vccq。
21.一种用于多模式校准的电路，包括：
第一比较器，所述第一比较器连接至第一多个电压源；
第一上拉驱动器，所述第一上拉驱动器被配置为使用所述第一比较器与外部电阻器进行比较，其中，所述第一比较器被配置为在所述比较中使用所述第一多个电压源中的一个电压源；
第二上拉驱动器，其中，所述第二上拉驱动器被配置成所述第一上拉驱动器的副本，并且与所述第一上拉驱动器由同一校准来校准；
第一下拉驱动器；以及
第二比较器，所述第二比较器连接至所述第二上拉驱动器、所述第一下拉驱动器和第二多个电压源，并且被配置为将所述第一下拉驱动器和所述第二上拉驱动器之间的中点的电压与所述第二多个电压源中的一个电压源进行比较。
22.根据权利要求21所述的电路，还包括：
逻辑上拉代码生成器，所述逻辑上拉代码生成器被配置为基于通过所述第一比较器的所述比较来校准所述第一上拉驱动器和所述第二上拉驱动器。
23.根据权利要求21或22所述的电路，还包括：
逻辑下拉代码生成器，所述逻辑下拉代码生成器被配置为基于通过所述第二比较器的所述比较来校准所述第一下拉驱动器。
24.一种存储系统，包括：
存储器件，所述存储器件被配置为存储数据，所述存储器件包括：
NAND存储阵列；以及
外围电路，所述外围电路耦合至所述NAND存储阵列并且包括用于多模式校准的电路，用于多模式校准的所述电路包括：
第一比较器，所述第一比较器连接至第一多个电压源；
第一上拉驱动器，所述第一上拉驱动器被配置为使用所述第一比较器与外部电阻器进行比较，其中，所述第一比较器被配置为在所述比较中使用所述第一多个电压源中的一个电压源；
第二上拉驱动器，其中，所述第二上拉驱动器被配置成所述第一上拉驱动器的副本，并且与所述第一上拉驱动器由同一校准来校准；
第一下拉驱动器；以及
第二比较器，所述第二比较器连接至所述...
【专利技术属性】
技术研发人员：宋航，宋大植，杨林，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42
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