锁存器电路、双倍数据速率环形计数器及相关器件制造技术

公开了锁存器电路、双倍数据速率环形计数器、混合型计数器件、模数转换器件和CMOS图像传感器，锁存器电路接收下一级锁存器电路的负输出作为反馈输入，双倍数据速率环形计数器用来对脉冲时段执行DDR计数并降低切换次数，混合型计数器件通过使用基于锁存器的DDR环形计数器对低比特位部分进行计数以及通过使用二进制计数器对高比特位部分进行计数。双倍数据速率环形计数器可以包括环型耦接的多个锁存器。多个锁存器可以包括正边沿触发锁存器和负边沿触发锁存器。当前级锁存器根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位以及如果检查到数据移位则下降至低电平。

【技术实现步骤摘要】
锁存器电路、双倍数据速率环形计数器及相关器件本申请是申请日为2016年6月20日、申请号为201610446589.7、专利技术名称为“锁存器电路、双倍数据速率环形计数器及相关器件”的中国专利申请的分案申请。相关申请的交叉引用本申请要求2015年11月9日提交的申请号为10-2015-0156616的韩国专利申请的优先权，其通过引用整体合并于此。
本专利技术的各种实施例总体而言涉及一种互补型金属氧化物半导体(CMOS)图像传感器，更具体地，涉及一种锁存器电路、基于锁存器电路的双倍数据速率环形计数器、采用双倍数据速率环形计数器的混合型计数器件、采用混合型计数器件的模数转换器件以及采用模数转换器件的CMOS图像传感器。
技术介绍
在例如CMOS图像传感器中通过使用参考时钟或计数器时钟来对脉冲信号(例如，比较器输出信号)的特定时段进行计数的计数器结构中，一般而言，功耗可以与计数器中切换次数成比例地增加。例如，在10位二进制计数器(诸如典型的环形计数器)进行全计数(fullcounting)且计数器中的每个锁存器电路基于级联连接的两个触发器来设计的情况下，计数器可以具有2046个切换，这些切换包括第一最低有效位(LSB)中的512*2个切换、第二LSB中的256*2个切换、第三LSB中的128*2个切换、第四LSB中的64*2个切换、第五LSB中的32*2个切换、第六LSB中的16*2个切换、第七LSB中的8*2个切换、第八LSB中的4*2个切换、第九LSB中的2*2个切换以及最高有效位(MSB)中的1*2个切换。由于低比特位部分中切换次数可以远大于高比特位部分中切换的次数(如此例如，2046个切换中的1792个切换可以集中在三个最低有效位的位置中)，因此在与低比特位部分相对应的级中可能消耗大量功率。
技术实现思路
本专利技术的各种实施例针对一种接收下一级的负输出作为反馈输入的锁存器电路。此外，本专利技术的各种实施例针对一种基于锁存器电路来实施的双倍数据速率(DDR)环形计数器，该双倍数据速率环形计数器对脉冲时段执行DDR计数并降低切换次数。此外，本专利技术的各种实施例针对一种混合型计数器件，在该混合型计数器件中，低比特位部分通过使用基于锁存器的DDR环形计数器来实施，而高比特位部分通过使用二进制计数器来实施。另外，本专利技术的各种实施例针对一种采用混合型计数器件的模数转换器件和CMOS图像传感器。根据本专利技术的一个实施例，一种锁存器电路可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。当下一锁存器级的输出变成高电平时，反馈输入单元根据计数器时钟来接收下一锁存器级的负输出以将当前锁存器级的输出变成低电平。在先前锁存器级与当前锁存器级之间以及在当前锁存器级与下一锁存器级之间，计数器时钟的相位被布置为彼此相反。根据本专利技术的另一实施例，一种双倍数据速率环形计数器可以包括：环型耦接的多个锁存器，其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现则下降至低电平。双倍数据速率环形计数器还可以包括：第一锁存器，具有设置输入端子，且适用于经由其时钟端子从时钟控制器接收计数器时钟，经由其第一输入端子接收第n锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收计数器时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收计数器时钟，经由其第一输入端子接收第(n-1)锁存器的正输出，以及经由其第二输入端子接收第一锁存器的负输出。所述多个锁存器中的每个可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。当下一锁存器级的输出变成高电平时，反馈输入单元可以根据计数器时钟来接收下一锁存器级的负输出以及将当前锁存器级的输出变成低电平。在先前锁存器级与当前锁存器级之间以及在当前锁存器级与下一锁存器级之间，计数器时钟的相位可以被布置为彼此相反。根据本专利技术的另一实施例，一种混合型计数器件可以包括：基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对信号进行计数，以及以十进制码来输出计数结果的低比特位；以及二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出计数结果的高比特位。如权利要求9所述的混合型计数器件可以包括：解码器，适用于接收十进制码的计数结果的低比特位，以及将十进制码转换成二进制码以输出二进制码的计数结果的低比特位。解码器可以包括：多个与门，所述多个与门中的每个适用于对来自基于锁存器的双倍数据速率环形计数器中的两个相邻锁存器的十进制码的正输出执行与运算，以将十进制码转换成二进制码，以及输出二进制码的计数结果的低比特位。基于锁存器的双倍数据速率环形计数器可以包括：环型布置的多个锁存器，其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现就下降至低电平。基于锁存器的双倍数据速率环形计数器还可以包括：第一锁存器，具有设置输入端子，且适用于经由其时钟端子从时钟控制器接收计数器时钟，经由其第一输入端子接收第n锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收计数器时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收计数器时钟，经由其第一输入端子接收第(n-1)锁存器的正输出，以及经由其第二输入端子接收第一锁存器的负输出。所述多个锁存器中的每个可以包括：输入单元，适用于使用计数器时钟和先前锁存器级的输出；反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及锁存单元，适用于根据计数器时钟的状态来保持数据。当下一锁存器级的输出变成高电平时，反馈输入单元可以根据计数器时钟来接收下一锁存器级的负输出，以及将当前锁存器级的输出变成低电平。在基于锁存器的双倍数据速率环形计数器中，在先前锁存器级与当前级锁存器之间以及在当前级锁存器与下一级锁存器之间，计数器时钟的相位可以被布置为彼此相反。<本文档来自技高网...

【技术保护点】
1.一种混合型计数器件，包括：/n基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对信号进行计数，以及以十进制码来输出计数结果的低比特位；以及/n二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出计数结果的高比特位。/n

【技术特征摘要】
20151109 KR 10-2015-01566161.一种混合型计数器件，包括：
基于锁存器的双倍数据速率环形计数器，适用于根据计数器时钟来对信号进行计数，以及以十进制码来输出计数结果的低比特位；以及
二进制计数器，适用于从基于锁存器的双倍数据速率环形计数器接收计数结果的最高有效位，以及对最高有效位进行计数以输出计数结果的高比特位。


2.如权利要求1所述的混合型计数器件，还包括：
解码器，适用于接收十进制码的计数结果的低比特位，以及将十进制码转换成二进制码以输出二进制码的计数结果的低比特位。


3.如权利要求2所述的混合型计数器件，其中，解码器包括：
多个与门，所述多个与门中的每个适用于对来自基于锁存器的双倍数据速率环形计数器中的两个相邻锁存器的十进制码的正输出执行与运算，以将十进制码转换成二进制码，以及输出二进制码的计数结果的低比特位。


4.如权利要求1所述的混合型计数器件，其中，基于锁存器的双倍数据速率环形计数器包括：
环型布置的多个锁存器，
其中，所述多个锁存器包括交替布置的正边沿触发锁存器和负边沿触发锁存器，以及
其中，当前锁存器级根据计数器时钟来接收先前锁存器级的输出以移位至下一锁存器级，接收下一锁存器级的输出来检查至下一锁存器级的数据移位，以及如果数据移位实现则下降至低电平。


5.如权利要求4所述的混合型计数器件，其中，基于锁存器的双倍数据速率环形计数器还包括：
第一锁存器，具有设置输入端子，且适用于经由其时钟端子从时钟控制器接收计数器时钟，经由其第一输入端子接收第n锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；
第(n-1)锁存器，具有复位输入端子，且适用于经由其时钟端子或反相时钟端子接收计数器时钟，经由其第一输入端子接收第一锁存器的正输出，以及经由其第二输入端子接收下一锁存器级的负输出；以及
第n锁存器，具有复位输入端子，且适用于经由其反相时钟端子接收计数器时钟，经由其第一输入端子接收第(n-1)锁存器的正输出，以及经由其第二输入端子接收第一锁存器的负输出。


6.如权利要求4所述的混合型计数器件，其中，所述多个锁存器中的每个包括：
输入单元，适用于使用计数器时钟和先前锁存器级的输出；
反馈输入单元，适用于使用计数器时钟和下一锁存器级的输出；以及
锁存单元，适用于根据计数器时钟的状态来保持数据。


7.如权利要求6所述的混合型计数器件，其中，当下一锁存器级的输出变成高电平时，反馈输入单元根据计数器时钟来接收下一锁存器级的负输出，以及将当前锁存器级的输出变成低电平。


8.如权利要求6所述的混合型计数器件，其中，在基于锁存器的双倍数据速率环形计数器中，在先前锁存器级与当前级锁存器之间以及在当前级锁存器与下一级锁存器之间，计数器时钟的相位被布置为彼此相反。


9.一种模数转换器件，包括：
比较器，适用于将模拟信号与参考信号进行比较，以及产生比较器输出信号；以及
混合...

【专利技术属性】
技术研发人员：黄元锡，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR