一种用于SoC的无掺杂半导体器件及其制作方法技术

本发明专利技术公开了一种用于片上系统(SoC)的无掺杂半导体器件及其制作方法，其集成单个或多个平面场效应晶体管(FET)或其列阵和单个或多个平面存储器件或其阵列，其中平面场效应晶体管和平面存储器件是具有一无掺杂半导体沟道材料层的单个或多个场效应晶体管单元和单个或多个存储单元。本发明专利技术利用无掺杂半导体沟道材料层无需经历高温退火和高温离子注入的特性，能够实现同时将场效应晶体管器件和存储器件集成在同一芯片，包括二维集成或者三维集成结构，由此形成二维场效应晶体管组成的集成电路与内嵌存储集成的SoC，或者是二维或三维SoC与二维或三维存储的任意组合的集成。

【技术实现步骤摘要】
一种用于SoC的无掺杂半导体器件及其制作方法
本专利技术涉及碳纳米管CMOS集成电路工艺，特别涉及一种用于SoC的无掺杂半导体器件及其制作方法。
技术介绍
随着集成电路技术节点向下2代到达16nm时，将会达到硅材料以及物理量子力学的极限。电子学的继续发展，迫切需要寻找新优势材料来代替硅材料，突破摩尔定律的极限。碳纳米管(CNTs)具有超高的载流子迁移率和平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米场效应晶体管，因此碳纳米管(CNTs)电子学被认为是最有可能取代硅基CMOS器件、延续摩尔定律的未来信息技术之一。根据相关研究，虽然碳纳米管空穴型器件性能远优于相应尺度的硅基器件，但通过化学掺杂方法制备出的电子型器件性能远逊于硅基器件，半导体主流CMOS技术无法通过碳纳米管材料得以实现。通过控制源漏接触金属材料钪(Sc)或钯(Pd)可以达到选择性地向碳管注入电子或空穴，能够有效调控并制备高性能的n型与p型碳纳米管场效应晶体管。具体来说，采用Pd作为源漏接触可以形成高性能P型碳纳米管FET，采用Sc或者Y作为源漏接触可以形成高性能N型碳纳米管FET，从而实现对晶体管极性的控制。整个制造过程无需任何掺杂，因此，称之为“无掺杂”(DopingFree)的碳纳米管CMOS工艺。这种“无掺杂”的碳纳米管CMOS器件的制造方法不同于当前主流的硅基集成电路，不用引入离子注入工艺，当在同一根碳纳米管上分别溅射Pd电极和Sc电极，两个Pd电极之间的器件就是P型，两个Sc电极之间的器件则是N型。这一方法能够直接实现对晶体管器件类型的调控，大大节省了工艺步骤，降低了生产成本。当前，已经能够在实验室制作具有良好性能和低功耗的CNTFET，在中国专利ZL200810223905.X中公开了一种自对准栅结构纳米场效应晶体管及其制备方法，以一维半导体纳米材料作为导电通道，其两端分别是源、漏电极；用原子层沉积方式生长栅介质层，覆盖在源、漏电极之间，以及源、漏电极相对面的侧壁和部分源、漏电极上，其中实现了自对准工艺来制作并且能够通过自对准途径来制作CNTFET。但是，当前的自对准工艺仍然存在一些不足，需要足够大的距离和间距来制作具有S/D接触，并且更大尺寸的器件尺寸导致更大的栅极覆盖面积以及更大的覆盖电容，影响器件的AC性能。因此需要一种更小器件面积和更小覆盖电容的，在传统CMOS工艺中，通常需要进行高温掺杂和退火工艺，在进行三维器件集成时，上层高温工艺将破坏已完成的下层器件，而导致无法持续进行三维集成。基于此，本专利技术提出一种可二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元的平面存储器件以及将上述平面存储器件进一步与平面场效应晶体管进行三维集成的半导体器件结构，利用碳纳米管器件优良的器件性能以及无掺杂半导体器件无需进行高温掺杂退火工艺的优势，从而能够提供更大存储容量和更高的集成度。
技术实现思路
本专利技术的目的是提高SoC集成密度，本专利技术提出了一种具有更小器件面积和更小覆盖电容的场效应晶体管器件，同时提出了二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元的平面存储器件和制作方法，以及平面或三维高密度SoC集成电路与平面或三维NAND或NOR存储阵列集成的方法，具体内容如下。本专利技术一方面提供了一种用于SoC的无掺杂半导体器件，其包括平面存储器件，平面存储器件二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元，其中平面存储器件全部为上述存储器件单元或包含部分上述存储器件单元。优选地，SoC还包含非存储单元，非存储单元包括数字、逻辑、模拟、数模混合或射频器件。优选地，上述存储器件单元为NAND或NOR的存储单元。优选地，无掺杂半导体沟道材料层选自碳纳米管或二维材料，其中二维材料选自MoS2、MoSe2、BN、WSe2、石墨烯或黑磷。优选地，上述平面存储器件具有含有缓冲层或过渡层的衬底、无掺杂半导体沟道材料层、栅绝缘层以及位于栅绝缘层中的图案化源漏接触金属层，上述图案化源漏接触金属层中具有一个或多个由存储器件单元组成的平面存储器件或阵列。优选地，上述存储器件单元包括位于上述栅绝缘层上的栅结构，上述栅结构由侧墙以及侧墙之间的电荷存储层、绝缘层、栅极金属和栅极盖帽层叠层构成。本专利技术另一方面提供用于SoC的无掺杂半导体器件的方法，具体步骤如下：提供一含有缓冲层或过渡层的半导体衬底，在该半导体衬底上形成一无掺杂半导体沟道材料层、一栅绝缘层以及一绝缘层，对上述栅绝缘层和绝缘层进行图案化形成源漏通孔，在上述源漏通孔中沉积源漏接触金属并覆盖绝缘层，以绝缘层为停止层对上述沉积的源漏接触金属层进行化学机械抛光，然后去除绝缘层形成源漏接触金属图案；在上述源漏接触金属图案上形成一共形绝缘层，并通过各向异性刻蚀方法对去除源漏接触金属顶部绝缘层和底部栅绝缘层上覆盖的共形二氧化硅层，在上述图案化源漏接触金属层侧面形成侧墙；在上述侧墙之间沉积电荷存储层、绝缘层、栅极金属、栅极盖帽层形成单个存储器件单元，然后进一步在其他区域形成存储器件单元以形成平面存储器件。优选地，采用假栅工艺制作上述存储器件，具体步骤为：半导体衬底上形成无掺杂半导体沟道材料层和栅绝缘层，并在其上形成侧墙及假栅结构，上述侧墙为通过ALD形成的栅侧墙，将侧墙之间的栅绝缘层去除，并沉积源漏电极。优选地，在上述平面存储器件上覆盖一层间介质层并对其进行图案化，随后在其上形成金属互连层。本专利技术另一方面提供了一种一种用于SoC的无掺杂半导体器件，其集成一个或多个平面场效应晶体管和一个或多个平面存储器件形成三维器件，上述平面存储器件具有无掺杂半导体沟道材料层。优选地，上述平面存储器件全部为存储器件单元，或包含部分存储器件单元。优选地，其中上述存储器件单元为NAND或NOR的存储单元。优选地，上述三维器件的最下层为硅基平面场效应晶体管、具有无掺杂半导体沟道材料层的平面场效应晶体管或上述具有无掺杂半导体沟道材料层平面存储器件。优选地，上述三维器件在上述最下层上集成有一个或多个上述平面场效应晶体管、一个或多个上述平面存储器件、一个或多个上述平面场效应晶体管和上述平面存储器件的混合集成。优选地，上述平面场效应晶体管全部为场效应晶体管单元、或包含部分场效应晶体管单元，上述场效应晶体管单元优选为数字、逻辑、模拟、数模混合或射频器件。优选地，上述无掺杂半导体沟道材料层选自碳纳米管或二维材料，其中二维材料选自MoS2、MoSe2、BN、WSe2、石墨烯或黑磷。优选地，其上述平面场效应晶体管具有一含有缓冲层或其它过渡层的衬底、位于上述衬底上的无掺杂半导体沟道材料层、栅绝缘层以及位于栅绝缘层中的图案化源漏接触金属层，上述图案化源漏接触金属层中具有由场效应晶体管单元组成的上述平面单个场效应晶体管或其阵列。优选地，上述场效应晶体管单元包括位于上述栅绝缘层上的栅结构，上述栅结构由侧墙以及侧墙之间的栅金属层和栅盖帽层叠层构成。优选地本文档来自技高网...

【技术保护点】
1.一种用于SoC的无掺杂半导体器件，其包括平面存储器件，其特征在于：/n所述平面存储器件二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元。/n

【技术特征摘要】
1.一种用于SoC的无掺杂半导体器件，其包括平面存储器件，其特征在于：
所述平面存储器件二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元。


2.如权利要求1所述的用于SoC的无掺杂半导体器件，其特征在于，所述SoC还包含非存储单元，所述非存储单元包括数字、逻辑、模拟、数模混合或射频器件。


3.如权利要求1所述的用于SoC的无掺杂半导体器件，其特征在于所述存储器件单元为NAND或NOR的存储单元。


4.如权利要求1-3所述的用于SoC的无掺杂半导体器件，其特征在于，所述无掺杂半导体沟道材料层选自碳纳米管或二维材料，其中二维材料选自MoS2、MoSe2、BN、WSe2、石墨烯或黑磷。


5.如权利要求1-4所述的用于SoC的无掺杂半导体器件，其特征在于，所述平面存储器件具有含有缓冲层或过渡层的衬底(201)、无掺杂半导体沟道材料层(202)、栅绝缘层(203)以及位于栅绝缘层(203)中的图案化源漏接触金属层(205)，所述图案化源漏接触金属层(205)中具有一个或多个由存储器件单元组成的平面存储器件或阵列。


6.如权利要求5所述的用于SoC的无掺杂半导体器件，其特征在于，所述存储器件单元包括位于所述栅绝缘层(203)上的栅结构，所述栅结构由侧墙以及侧墙之间的电荷存储层(207)、绝缘层(208)、栅极金属(209)和栅极盖帽层(210)叠层构成。


7.一种制作如权利要求1-6所述的用于SoC的无掺杂半导体器件的方法，其特征在于，
提供一含有缓冲层或过渡层的半导体衬底(201)，在该半导体衬底(201)上形成一无掺杂半导体沟道材料层(202)、一栅绝缘层(203)以及一绝缘层(204)，对所述栅绝缘层(203)和绝缘层(204)进行图案化形成源漏通孔，在所述源漏通孔中沉积源漏接触金属并覆盖绝缘层(204)，以绝缘层(204)为停止层对所述沉积的源漏接触金属层进行化学机械抛光(CMP)，然后去除绝缘层形成源漏接触金属图案；在所述源漏接触金属图案上形成一共形绝缘层(205)，并通过各向异性刻蚀方法对去除源漏接触金属顶部绝缘层(205)和底部栅绝缘层(203)上覆盖的共形二氧化硅层，在所述图案化源漏接触金属层(205)侧面形成侧墙(206)；
在所述侧墙(206)之间沉积电荷存储层(207)、绝缘层(208)、栅极金属(209)、栅极盖帽层(210)形成单个存储器件单元，然后进一步在其他区域形成存储器件单元以形成平面存储器件。


8.如权利要求7所述的用于SoC的无掺杂半导体器件的制作方法，其特征在于：采用假栅工艺制作所述存储器件，具体步骤为：
半导体衬底(201’)上形成无掺杂半导体沟道材料层(202’)和栅绝缘层(203’)，并在其上形成侧墙及假栅结构，上述侧墙为通过ALD形成的栅侧墙，将侧墙之间的栅绝缘层去除，并沉积源漏电极(205’)。


9.如权利要求7或8所述的用于SoC的无掺杂半导体器件的制作方法，其特征在于，在所述平面存储器件上覆盖一层间介质层(211)并对其进行图案化，随后在其上形成金属互连层(212)。


10.一种用于SoC的无掺杂半导体器件，其集成一个或多个平面场效应晶体管和一个或多个平面存储器件形成三维集成电路，其特征在于：
所述平面存储器件集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元。


11.如权利要求10所述的用于SoC的无掺杂半导体器件，其特征在于，所述平面存储器件全部为存储器件单元，或包含部分存储器件单元。


12.如权利要求11所述的用于SoC的无掺杂半导体器件，其特征在于，其中所述存储器件单元为NAND或NOR的存储单元。


13.如权利要求10所述的用于SoC的无掺杂半导体器件，其特征在于，所述三维器件的最下层为硅基平面场效应晶体管、或全是所述具有无掺杂半导体沟道材料层的平面场效应晶体管或所述具有无掺杂半导体沟道材料层平面存储器件。


14.如权利要求13所述的用于SoC的无掺杂半导体器件，其特征在于，所述三维器件在所述最下层上集成有一个或多个所述平面场效应晶体管、一个或多个所述平面存储器件、一个或多个所述平面场效应晶体管和所述平面存储器件的混合集成。


15.如权利要求10、13、14所述的用于SoC的无掺杂半导体器件，其特征在于，所述平面场效应晶体管全部为场效应晶体管单元、或包含部分场效应晶体管单元，所述场效应晶体管单元优选为数字、逻辑、模拟、数模混合或射频器件。


16.如权利要求10-15所述的用于SoC的无掺杂半导体器件，其特征在于，所述无掺杂半导体沟道材料层选自碳纳米管或二维材料，其中二维材料选自MoS2、MoSe2、BN、WSe2、石墨烯或黑磷。


17.如权利要求10、13、14所述的用于SoC的无掺杂半导体器件，其特征在于，其所述平面场效应晶体管具有一含有缓冲层或其它过渡层的衬底(101)、位于所述衬底(101)上的无掺杂半导体沟道材料层(102)、栅绝缘层(103)以及位于栅绝缘层(103)中的图案化源漏接触金属层，所述图案化源漏接触金属层中具有由场效应晶体管单元组成的所述平面单个场效应晶体管或其阵列。


18.如权利要求17所述的用于SoC的无掺杂半导体器件，其特征在于，所述场效应晶体管单元包括位于所述栅绝缘层(103)上的栅结构，所述栅结构由侧墙以及侧墙之间的栅金属层(107)和栅盖帽层(108)叠层构成。
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【专利技术属性】
技术研发人员：安西琳，邱晨光，徐琳，
申请(专利权)人：北京元芯碳基集成电路研究院，北京大学，北京华碳元芯电子科技有限责任公司，
类型：发明
国别省市：北京;11