成像装置和电子设备制造方法及图纸

本公开的成像装置具有堆叠型芯片结构，其中堆叠有至少两个半导体芯片，即第一半导体芯片和第二半导体芯片，该第一半导体芯片中形成有像素电路，并且该第二半导体芯片具有对应于像素电路形成的模数(AD)转换电路。AD转换电路具有：在AD转换之后保持数字码的锁存电路；以及在AD转换之后传输数字码的传输电路。设置有用于检测AD转换电路的故障的故障检测电路。故障检测电路将用于故障检测的测试模式经由传输电路写入锁存电路、然后经由传输电路从锁存电路读出测试模式以及通过将该读出的测试模式与期望值进行比较来进行故障检测。

【技术实现步骤摘要】
【国外来华专利技术】成像装置和电子设备
本公开涉及一种成像装置和电子设备。
技术介绍
在诸如CMOS图像传感器等成像装置的检查期间，特别是在批量生产中的分类检查期间，实际上进行成像，并且使用成像信号将装置分类为无缺陷装置和缺陷装置。具体地，通过检查基于成像信号的图像中是否包括诸如白点和黑点等缺陷来进行故障检查。然而，在基于实际成像的故障检查中，不可能检查信号处理单元的操作。鉴于此，为了能够检查信号处理单元的操作，已经提出了一种能够在不实际进行成像的情况下进行故障检查的检查方法(例如，参见专利文献1)。专利文献1公开了一种技术，其设置有保持各像素阵列的像素信号的保持单元，并且利用该技术能够通过将期望的数据信号输入到保持单元而无需进行成像来进行基于期望的数据信号的操作检查。引用列表专利文献专利文献1：日本专利申请特开第2009-77173号公报
技术实现思路
专利技术要解决的问题作为诸如CMOS图像传感器等成像装置，所谓的列AD成像装置是常见的，其包括对应于其中像素以矩阵状二维排列的像素阵列单元的像素阵列布置本文档来自技高网...

【技术保护点】
1.一种成像装置，所述成像装置具有堆叠型芯片结构，其中堆叠有至少两个半导体芯片，即第一半导体芯片和第二半导体芯片，所述第一半导体芯片设置有包括光电转换元件的像素电路，所述第二半导体芯片包括对应于所述像素电路设置的模数转换电路，/n所述模数转换电路包括：在模数转换之后保持数字码的锁存电路；以及在模数转换之后传输所述数字码的传输电路，/n所述成像装置包括对所述模数转换电路进行故障检测的故障检测电路，/n其中，所述故障检测电路通过将用于故障检测的测试模式经由所述传输电路写入所述锁存电路、然后经由所述传输电路从所述锁存电路读出所述测试模式并且将所述读出的测试模式与期望值进行比较来进行故障检测。/n

【技术特征摘要】
【国外来华专利技术】20190122 JP 2019-0082721.一种成像装置，所述成像装置具有堆叠型芯片结构，其中堆叠有至少两个半导体芯片，即第一半导体芯片和第二半导体芯片，所述第一半导体芯片设置有包括光电转换元件的像素电路，所述第二半导体芯片包括对应于所述像素电路设置的模数转换电路，
所述模数转换电路包括：在模数转换之后保持数字码的锁存电路；以及在模数转换之后传输所述数字码的传输电路，
所述成像装置包括对所述模数转换电路进行故障检测的故障检测电路，
其中，所述故障检测电路通过将用于故障检测的测试模式经由所述传输电路写入所述锁存电路、然后经由所述传输电路从所述锁存电路读出所述测试模式并且将所述读出的测试模式与期望值进行比较来进行故障检测。


2.根据权利要求1所述的成像装置，
其中，所述测试模式是其中逻辑“1”和逻辑“0”被交替排列的交替模式。


3.根据权利要求2所述的成像装置，
其中，所述测试模式是其中所述交替模式的逻辑与用于生成所述测试模式的时钟信号同步地反相的切换模式。


4.根据权利要求1所述的成像装置，
其中，当通过对从所述像素电路输出的信号电平进行模数转换获得的数据被定义为D相数据，并且通过对复位电平进行模数转换获得的数字数据被定义为P相数据时，
所述模数转换电路具有：
作为所述锁存电路的用于测试模式写入的锁存电路、用于P相读出的锁存电路和用于D相读出的锁存电路；以及
作为所述传输电路的用于测试模式写入的传输电路、用于P相读出的传输电路和用于D相读出的传输电路。


5.根据权利要求4所述的成像装置，
其中，所述故障检测电路：
经由所述用于测试模式写入的传输电路将所述...

【专利技术属性】
技术研发人员：须藤浩希，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本;JP