薄膜晶体管及相关制造技术制造技术

技术编号:29601738 阅读:21 留言:0更新日期:2021-08-06 20:06
描述用于薄膜晶体管及相关制造技术的方法及设备。所述薄膜晶体管可存取安置成交叉点架构的两个或更多个存储器单元层面。所述制造技术可使用形成于复合堆叠的顶层处的一或多个通路图案,其可促进在所述复合堆叠内构建所述薄膜晶体管,同时使用数目减少的处理步骤。通过利用所述通路的不同群组,可使用所述制造技术来构建所述薄膜晶体管的不同配置。此外,可使用本文中所描述的所述薄膜晶体管及基于通路的相关制造技术来构造存储器装置的电路及组件(例如解码器电路系统、一或多个存储器阵列的方面之间的互连件)。

【技术实现步骤摘要】
【国外来华专利技术】薄膜晶体管及相关制造技术交叉参考本专利申请案要求卡斯特罗(Castro)等人在2018年12月18日申请的标题为“薄膜晶体管及相关制造技术(THINFILMTRANSISTORSANDRELATEDFABRICATIONTECHNIQUES)”的第16/223,595号美国专利申请案的优先权,所述专利申请案转让给本专利申请案的受让人且其全文以引用的方式明确并入本文中。
技术介绍
下文大体上涉及形成存储器阵列,且更具体来说,涉及薄膜晶体管及相关制造技术。存储器装置广泛用于存储例如计算机、无线通信装置、相机、数字显示器及类似物的各种电子装置中的信息。通过编程存储器装置的不同状态来存储信息。例如,二进制装置具有通常由逻辑“1”或逻辑“0”表示的两个状态。在其它系统中,可存储两个以上状态。为存取所存储的信息,电子装置的组件可读取或感测存储器装置中的存储状态。为存储信息,电子装置的组件可将状态写入或编程于存储器装置中。存在各种类型的存储器装置,其包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪、相变存储器(PCM)及其它。存储器装置可包含易失性存储器单元或非易失性存储器单元。非易失性存储器单元可长时间保存其所存储的逻辑状态,即使无外部电源。易失性存储器单元会随时间损失其所存储的状态,除非其由外部电源周期性刷新。改进存储器装置一般可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、增强数据保存能力、减少功耗或降低制造成本及其它指标。可期望每单位面积构建更多存储器单元以在不增大存储器装置的大小的情况下提高存储器单元密度及降低每位成本。还可期望用于制造存储器装置(其包含具有提高存储器单元密度或其它有益特征的存储器装置)的改进技术(例如更快、更低成本)。附图说明图1说明根据本公开的实施例的包含支持薄膜晶体管及相关制造技术的三维存储器单元阵列的实例存储器装置。图2说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的三维存储器阵列的实例。图3A到3L说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。图4A到4AA说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。图5A到5N说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。图6A到6R说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性制造技术。图7A到7D说明根据本公开的实施例的包含支持薄膜晶体管及相关制造技术的主动阵列区域及插座区域的示范性存储器阵列的图式。图8A到8C说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性插座区域及解码方案的图式。图9说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性解码方案的图式。图10A及10B说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性交越区域的图式。图11说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的示范性存储器装置的图式。图12到14说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法。图15及16说明根据本公开的实施例的支持薄膜晶体管及相关制造技术的方法。具体实施方式每单位面积构建更多存储器单元可提高存储器装置内的存储器单元的面密度。存储器单元的提高面密度可促进存储器装置的更低每位成本及/或固定成本的更大存储器容量。两个或更多个二维(2D)存储器单元阵列的三维(3D)集成可提高面密度,同时还缓解与缩小存储器单元的各种特征大小相关联的困难。在一些情况中,2D存储器单元阵列可称为存储器单元层面。在一些情况中,包含多个存储器单元层面的存储器装置可称为3D存储器装置。3D存储器装置的每一存储器单元层面可由电路系统选择(例如激活)或抑制(例如撤销激活、不选择),电路系统可经配置以确定选择哪个层面且执行针对所选择的层面的一或多个存储器单元的存取操作。在一些情况中,电路系统可包含形成于衬底中或衬底上的互补金属氧化物半导体(CMOS)晶体管,且存储器单元的3D集成层面可定位于CMOS电路系统上方(例如制造于CMOS电路系统的顶部上)。在一些情况中,定位于衬底上方的存储器单元层面及相关联组件可包含于一组层(其可统称为阵列层)中。CMOS电路系统可基于来自主机装置的存取命令来确定待选择的3D存储器装置的特定层面,例如通过解码与存取命令相关联且包含于特定层面中的存储器单元的地址。在一些实施方案中,随着3D存储器装置中的层面的数目增加(例如4个层面、8个层面、16个层面、32个层面)以提高面密度,CMOS电路系统可增大大小以支持解码(例如确定哪个层面从增加层面选出)及驱动额外层面(例如提供足够电流来存取所选择的层面的存储器单元)。CMOS电路系统大小的此增大(例如增大由CMOS电路系统占用的衬底面积)会抵消原本与两个或更多个2D存储器单元阵列的3D集成相关联的益处。本文中所描述的制造技术、方法及相关装置可促进构建可定位于3D存储器装置的层面内(例如在共同包含两个或更多个存储器单元层面的阵列层内)的薄膜晶体管(TFT)。在一些情况中,多组TFT可同时制造于阵列层(例如各自包含一组TFT的两个或更多个阵列层)内。定位于阵列层内的TFT可经配置以选择(例如激活)或抑制(例如撤销激活)对应存储器单元层面。在一些情况中,TFT可为可与衬底中的CMOS电路系统耦合的存储器层面解码器(其还可称为存储器层面选择器)的部分。因而,TFT可与CMOS电路系统耦合以促进CMOS电路系统执行其功能(例如确定待选择的3D集成的多个层面中的特定层面且驱动电流存取特定层面的存储器单元)。以此方式,定位于阵列层中的TFT可促进容纳3D存储器装置的额外存储器单元层面,同时缓解与由CMOS电路系统占用的衬底面积相关联的影响。例如,在一些情况中,CMOS电路系统可在占用大致相同面积的情况下结合TFT来支持一或多个额外存储器单元层面。在一些情况中,定位于阵列层中的TFT可缓解各种阵列寄生组件的效应,例如泄漏电流、寄生电容。在一些情况中,TFT可经配置以执行额外功能(例如除选择或抑制存储器单元层面之外的功能,例如全解码功能),使得可减小阵列层下方的CMOS电路系统的面积,例如通过将其解码功能的至少一些方面委派给定位于阵列层中的TFT。另外,因为TFT可提供与其余层面隔离的个别层面(例如TFT可选择个别层面,同时抑制剩余层面)以借此放宽存取操作期间的电流要求(例如驱动电流要求)。放宽电流要求可具有相较于替代方法的与CMOS电路系统相关的若干益处,其中CMOS电路系统可经配置以在存取操作期间提供电流到多个层面。例如,放宽电流要求可促进CMOS电路系统占用更小面积、使用(具有)更简单电路配置或在不增大占用面积的情况下提供一或多个额外功能。本文中所描述的制造技术、方法及相关装置可基于使用通路(本文档来自技高网...

【技术保护点】
1.一种方法,其包括:/n形成穿过包括第一层、第二层及第三层的堆叠的顶层的第一多个通路及第二多个通路;/n使用所述第一多个通路来形成晶体管的栅极电极,所述栅极电极位于所述第二层处;/n使用所述第二多个通路来形成所述晶体管的第二电极,所述第二电极位于所述第一层处;及/n使用由所述第一多个通路及所述第二多个通路共有的通路来形成所述晶体管的第三电极,所述第三电极至少延伸穿过所述第三层。/n

【技术特征摘要】
【国外来华专利技术】20181218 US 16/223,5951.一种方法,其包括:
形成穿过包括第一层、第二层及第三层的堆叠的顶层的第一多个通路及第二多个通路;
使用所述第一多个通路来形成晶体管的栅极电极,所述栅极电极位于所述第二层处;
使用所述第二多个通路来形成所述晶体管的第二电极,所述第二电极位于所述第一层处;及
使用由所述第一多个通路及所述第二多个通路共有的通路来形成所述晶体管的第三电极,所述第三电极至少延伸穿过所述第三层。


2.根据权利要求1所述的方法,其中形成所述晶体管的所述栅极电极包括:
在所述第二层处形成与所述第一多个通路对准的沟道;
形成与所述沟道保形的绝缘材料;及
至少部分基于形成所述绝缘材料来使用电极材料填充所述沟道。


3.根据权利要求1所述的方法,其进一步包括:
使用所述通路来移除所述栅极电极的一部分以形成所述第二层处的腔;及
使用所述通路来形成位于所述第二层处的所述腔中且与所述栅极电极接触的氧化物材料。


4.根据权利要求3所述的方法,其进一步包括:
使用所述通路来移除所述第二电极的一部分以形成所述第一层处的腔;及
使用所述通路来形成位于所述第一层处的所述腔中且与所述第二电极接触的欧姆材料。


5.根据权利要求1所述的方法,其进一步包括:
使用所述通路来形成跨越所述第一层及所述第二层的腔;及
使用所述通路来形成跨越所述第一层及所述第二层的所述腔中的半导体材料。


6.根据权利要求5所述的方法,其进一步包括:
使用所述通路来形成与所述半导体材料接触的绝缘材料。


7.根据权利要求1所述的方法,其进一步包括:
使用所述通路来形成所述第三层处的腔;及
使用所述通路来形成位于所述第三层处的所述腔中且与所述第三电极接触的欧姆材料。


8.根据权利要求1所述的方法,其中形成所述晶体管的所述第三电极包括:
使用所述通路来形成穿过所述堆叠而到逻辑电路系统层的孔;及
使用电极材料来填充所述孔。


9.根据权利要求1所述的方法,其中形成所述晶体管的所述第二电极包括:
在所述第一层处形成与所述第二多个通路对准的沟道,其中所述第二多个通路形成与由所述第一多个通路形成的第一行通路相交的第二行通路;
使用电极材料来填充所述第一层处的所述沟道;及
形成对应于所述第二多个通路的多个电介质插塞,其中所述电介质插塞延伸穿过所述第一层处的所述沟道中的所述电极材料。


10.一种设备,其包括:
导电插塞,其延伸穿过包括第一层、第二层及第三层的堆叠;
半导体材料,其位于所述第一层及所述第二层处,所述半导体材料包围所述导电插塞;
氧化物材料,其位于所述第二层处且与所述半导体材料接触;及
栅极电极,其位于所述第二层处且与所述氧化物材料接触。


11.根据权利要求10所述的设备,其进一步包括:
欧姆材料,其位于所述第三层处,所述欧姆材料与所述半导体材料接触且包围所述导电插塞。


12.根据权利要求10所述的设备,其进一步包括:
绝缘材料,其插入于所述导电插塞与所述半导体材料之间。


13.根据权利要求10所述的设备,其进一步包括:
欧姆材料,其位于所述第一层处,所述欧姆材料包围所述半导体材料且与所述半导体材料接触。


14.一种方法,其包括:
形成穿过包括第一层及第二层的堆叠的顶层的第一通路、第二通路及第三通路;
使用所述第一通路来形成晶体管的栅极电极;
使用所述第二通路来形成所述晶体管的第二电极,所述第二电极延伸穿过所述第一层及所述第二层;及
至少使用所述第一通路及所述第三通路来形成所述晶体管的第三电极。


15.根据权利要求14所述的方法,其中形成所述晶体管的所述栅极电极包括:
使用包含所述第一通路的多个通路来形成所述第二层处的沟道;
形成与所述第二层处的所述沟道保形的绝缘材料;及
使用接触所述绝缘材料的电极材料来填充第一沟道。


16.根据权利要求14所述的方法,其进一步包括:
使用所述第一通路来形成所述第一层处的腔以暴露所述栅极电极的至少一部分;至少部分基于形成所述腔来使用所述第一通路形成与所述栅极电极接触的氧化物材料;及
使用所述第一通路来形成位于所述第一层处的所述腔中且与所述氧化物材料接触的半导体材料。


17.根据权利要求14所述的方法,其进一步包括:
至少使用所述第二通路来形成所述第一层处的第二腔以暴露所述第三电极及所述半导体材料的至少一部分;
使用所述第三通路来形成所述第一层处的第三腔以暴露所述半导体材料;及
使用欧姆材料来填充所述第一层处的所述第二腔及所述第三腔。


18.根据权利要求14所述的方法,其中形成所述晶体管的所述第三电极包括:
至少使用所述第一通路及所述第三通路来形成所述第一层处的第一沟道;
使用电极材料来填充所述第一层处的所述第一沟道;
在所述第一层处的所述第一沟道内的所述电极材料中形成窄于所述第一沟道的第二沟道;及

【专利技术属性】
技术研发人员:H·A·卡斯特罗S·W·鲁塞尔S·H·唐
申请(专利权)人:美光科技公司
类型:发明
国别省市:美国;US

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