一种基于ZYNQ平台的工业视觉内存管理系统技术方案

本实用新型专利技术公开了一种基于ZYNQ平台的工业视觉内存管理系统，该系统采用多核处理器架构ZYNQ平台，包括PS处理系统与PL可编程逻辑模块，PS处理系统包括第一DDR控制器和第一DDR芯片，且第一DDR控制器与第一DDR芯片连接；PL可编程逻辑模块包括第二DDR控制器和第二DDR芯片，第二DDR控制器与第二DDR芯片连接，且第一DDR芯片与第二DDR芯片相互独立。本装置利用专门的FPGA核心进行并行计算，APU核心进行任务管理及数据传输，PL可编程逻辑模块配有专门的DDR内存芯片，扩展了容量及避免了与APU访问内存的竞争。

【技术实现步骤摘要】
一种基于ZYNQ平台的工业视觉内存管理系统
本技术属于机器视觉应用在工业非接触检测、测量应用领域，具体涉及到一种基于ZYNQ平台的工业视觉内存管理系统。
技术介绍
在工业非接触检测、测量应用领域，经常用到一种图像接收及实时处理系统，该系统基于包含FPGA的多核处理APU构建，从外部接口接收实时采集的目标物成像图，在FPGA中进行相应的算法处理后，检测、测量结果或者中间处理结果直接发往后台接口。该后台可以是PC服务器、嵌入式处理平台、现场工业PC或者云平台。专利CN111506249A公开了一种基于ZYNQ平台的数据交互系统及方法，该专利技术专利针对的数据交互采用ARM核互联的DDR控制器连接DDR芯片，基于AXI4高速总线使得FPGA核心与ARM核心都可以访问该DDR芯片。但由于DDR控制器的限制可以挂载的DDR芯片容量有上限，同时FPGA核心与ARM核心对内存的访问必然造成一定的竞争，使得算法处理实时性受影响。由于工业检测领域检测精度与检测速度要求的不断提高，导致采集图像数据量不断变大，大数据量的处理对于内存大小及管理方式有了新的要求。
技术实现思路
针对现有基于ZYNQ平台进行算法处理时，PS处理系统与PL可编程逻辑模块采用共享DDR芯片导致容量受限及影响实时性问题，本技术提供一种基于ZYNQ平台的工业视觉内存管理系统，能够有利于内存空间的扩展及大数据量的实时处理。本技术是采用如下技术方案实现的：一种基于ZYNQ平台的工业视觉内存管理系统，采用了多核处理器架构ZYNQ平台，包括PS处理系统与PL可编程逻辑模块；PS处理系统包括第一DDR控制器和第一DDR芯片，且第一DDR控制器与第一DDR芯片连接；PL可编程逻辑模块包括第二DDR控制器和第二DDR芯片，第二DDR控制器与第二DDR芯片连接，且第一DDR芯片与第二DDR芯片相互独立。优选的，所述PS处理系统还包括PS_OS分时操作系统和PS_RTOS实时操作系统，所述PS_OS分时操作系统和PS_RTOS实时操作系统分别与PL可编程逻辑模块连接以实现PS处理系统与PL可编程逻辑模块的数据互通。优选的，所述PS_OS分时操作系统与PL可编程逻辑模块通过设于PS处理系统中的HP1高速接口和设于PL可编程逻辑模块中AXI总线互联接口连接。优选地，所述PL可编程逻辑模块还包括FIFO模块、算法模块和DMAIP，FIFO模块分别与第二DDR控制器和算法模块连接，DMAIP一端与第二DDR控制器连接，DMAIP另一端与PS_RTOS实时操作系统连接。当外部图像采集接口采集图像数据并将所采集的图像数据传入算法模块进行处理后，处理结果可以通过FIFO及DDR控制器IP存入第二DDR芯片，也可以从第二DDR芯片读出数据并推入DMAIP传入PS_RTOS实时操作系统中。优选地，所述PS_RTOS实时操作系统通过设于PS处理系统中的HP2高速接口与DMAIP连接。优选的，PS处理系统中设有Gige接口，并通过Gige接口将接收的中间结果或处理结果传输至后台。与现有技术比较，本技术提供了一种基于ZYNQ平台的工业视觉内存管理系统，通过在PS处理系统和PL可编程逻辑模块中的分别设置相互独立的DDR芯片，进而可使其进行并行计算，大大扩展了内存容量，并且也保证了PS处理系统和PL可编程逻辑模块同时访问内存时不会造成竞争，有利于大数据量的实时处理，解决了现有系统共享DDR芯片导致容量受限及影响实时性问题。附图说明图1是本技术一种基于ZYNQ平台的工业视觉内存管理系统的结构框图，具体实施方式为了更好地理解本技术，下面用具体实例来详细说明本技术的技术方案。需要说明的是，ZYNQ平台为一种可扩展处理平台。如图1为本技术的内存数据量示意图。本技术主要涉及一种基于ZYNQ平台的工业视觉内存管理系统，基于ZYNQ平台的数据交互系统，采用ZYNQ7035芯片，包括PS处理系统和PL可编程逻辑模块，PS处理系统即APU(ApplicationProcessorUnit，应用处理器芯片)，PL可编程逻辑模块即FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)核心，PS处理系统包括第一DDR(DoubleDataRate，双倍速率同步动态随机存储器)控制器(IP硬核)和第一DDR芯片，第一DDR控制器与第一DDR芯片连接；PL可编程逻辑模块包括第二DDR控制器(IP软核)和第二DDR芯片，第二DDR控制器与第二DDR芯片连接，且第一DDR芯片与第二DDR芯片相互独立。因此可由FPGA核心进行并行计算，APU核心进行任务管理及数据传输，PL可编程逻辑模块配备的第二DDR芯片，与PS处理系统配置的第一DDR芯片分开，拓展了内存容量，并且由于第一DDR芯片与第二DDR芯片相互独立，故PL可编程逻辑模块与PS系统同时访问内存时不会造成竞争，十分有利于大数据量的实时处理。所述PS处理系统还包括PS_OS分时操作系统和PS_RTOS实时操作系统，所述PS_OS分时操作系统和PS_RTOS实时操作系统分别与PL可编程逻辑模块连接以实现PS处理系统与PL可编程逻辑模块的数据互通。其中，所述PS_OS分时操作系统与PL可编程逻辑模块通过设于处理系统中的HP1高速接口和设于PL可编程逻辑模块中AXI(AdvancedeXtensibleInterface，总线协议)总线互联接口连接。其中，所述PL可编程逻辑模块还包括FIFO(FirstInputFirstOutput，先入先出队列)模块、算法模块和DMAIP(DirectMemoryAccess，直接存储器访问)，FIFO模块分别与第二DDR控制器和算法模块连接，DMAIP一端与第二DDR控制器连接，DMAIP另一端与PS_RTOS实时操作系统连接。本实施例中，PS处理系统为ARMCortex(ARM公司的一个系列处理器)双核操作系统，包括运行Linux(GNU/Linux，一种自由和开放源码的类UNIX操作系统)系统的第一CPU(CentralProcessingUnit，中央处理器)和运行RT-Thread(开源实时操作系统)实时系统的第二CPU，同时采用AMP(AcceleratedMassiveParallelism，加速大规模并行计算)异构多处理器模式，其中，所述PS_OS分时处理系统代表第一CPU运行的Linux系统，其运行内存对应于第一DDR芯片,共1GBytes的存储空间，通过第一DDR控制器访问第一DDR芯片，其对第一DDR芯片的访问基于ZYNQ平台的高速AXI4(一种总线协议)总线；所述PS_RTOS实时系统代表第二CPU运行的RT-Thread实时系统，其运行于第一DDR芯片中，主要是将PL可编程逻辑模块的处理结果或中级结果通过Gige接口(图像接口技术，以GigabitEthernet协议为标准)发往后台，Gige接口数据缓本文档来自技高网...

【技术保护点】
1.一种基于ZYNQ平台的工业视觉内存管理系统，其特征在于：所述内存管理系统采用多核处理器架构ZYNQ平台，其包括PS处理系统与PL可编程逻辑模块；/n所述PS处理系统包括第一DDR控制器和第一DDR芯片，且第一DDR控制器与第一DDR芯片连接；/n所述PL可编程逻辑模块包括第二DDR控制器和第二DDR芯片，第二DDR控制器与第二DDR芯片连接，且第一DDR芯片与第二DDR芯片相互独立。/n

【技术特征摘要】
1.一种基于ZYNQ平台的工业视觉内存管理系统，其特征在于：所述内存管理系统采用多核处理器架构ZYNQ平台，其包括PS处理系统与PL可编程逻辑模块；
所述PS处理系统包括第一DDR控制器和第一DDR芯片，且第一DDR控制器与第一DDR芯片连接；
所述PL可编程逻辑模块包括第二DDR控制器和第二DDR芯片，第二DDR控制器与第二DDR芯片连接，且第一DDR芯片与第二DDR芯片相互独立。


2.如权利要求1所述的一种基于ZYNQ平台的工业视觉内存管理系统，其特征在于：所述PS处理系统还包括PS_OS分时操作系统和PS_RTOS实时操作系统，所述PS_OS分时操作系统和PS_RTOS实时操作系统分别与PL可编程逻辑模块连接以实现PS处理系统与PL可编程逻辑模块的数据互通。


3.如权利要求2所述的一种基于ZYNQ平台的工业视觉内存管理系统，其特征在于：所述PS...

【专利技术属性】
技术研发人员：彭灿，王罡，张凯斌，
申请(专利权)人：湖南讯目科技有限公司，
类型：新型
国别省市：湖南;43