一种高精度多通道同步高速数据采集处理系统与方法技术方案

本发明专利技术公开了一种高精度多通道同步高速数据采集处理系统与方法，系统包括时钟分配校准源、ADC数据采集模块，以及FPGA中的ADC数据接收、FIFO数据缓存、分数延时滤波和可编程控制四个模块，其中时钟分配校准源产生多通道同步信号和同步时钟，并分配给ADC数据采集模块进行采样，采样数据经ADC数据接收模块发送至FIFO数据缓存模块；可编程控制模块根据采样数据进行FFT运算，通过CORDIC算法提取出各通道与参考通道间的相位差后，再计算各通道与参考通道间的延时，求出采样周期的整数和分数倍数；FIFO数据缓存模块、分数延时滤波器依次完成采样周期整数倍、分数倍的移动，最终得到多通道同步序列。本发明专利技术实现了高精度的多通道同步高速数据的采集处理。

【技术实现步骤摘要】
一种高精度多通道同步高速数据采集处理系统与方法
本专利技术属于多通道信号处理
，特别是一种高精度多通道同步高速数据采集处理系统与方法。
技术介绍
多通道信号处理技术在雷达、电子对抗等领域有着广泛的应用，随着微波技术和信号处理技术的成熟，以及高速ADC和FPGA器件的工艺水平的不断提高，对多通道信号处理技术也提出了更高的要求。例如瞬时带宽的提高，必然要求具有更高的的采样速率，采样时钟频率和数据输出处理速度也需要相应的提高；大动态范围的需求，随着电磁环境变得越来越复杂，设计大动态范围的接收机变得非常重要，动态范围是衡量接收机的一个重要指标；高灵敏度的需求，灵敏度越高，意味着接收机能够接收到微弱信号的能力越强，能探测到目标距离越远，灵敏度是接收机的另一个重要指标，然而大动态范围和高灵敏度又是一对相互制约的，因为他们对射频前端会提出相反的要求，所以在接收机的设计过程中需要均衡考虑这两个指标。在电子对抗领域，多通道信号处理技术有着非常成熟的应用，但是无论是在比相体制还是比幅体制的测向系统中，对通道一致性都提出了严格的要求，所以保证各通道间的幅相一致性是一项关键技术。在比相体制的测向系统中，若各通道间的相位不一致超出了一定的容差，将会导致测向结果跳动，甚至测向结果完全错误；在比幅体制的测向系统中，若各通道间波束幅度不一致，在信号检测时会导致目标所在方位波束误判，这将导致测向的精度的大大降低。在阵列信号处理领域，由于各通道间存在不一致性，从而产生孔径效应，使波束指向偏离预控的方向，主波束方向增益下降，波束展宽，旁瓣电平升高等。为了解决该效应带来的问题，必须消除各个通道之间的不一致性或者使通道间的不一致性控制在可接受的范围之类。在多通道信号处理领域，为了保证各通道间完全同步，虽然在硬件设计时参考时钟线、信号线可采用等长设计，但受限于印制板加工工艺和设计布局布线的限制，没法保证所有通道完全一致，且在实际工作中，由于抖动或者扰动的存在，各通道间依然会存在差异，所以在进行信号预处理前必须对多通道采集数据进行同步。目前，多通道数据采集系统一般通过以下几种方法进行同步：一是分别调节各通道的采样参考时钟的相位，从而实现通道间的采样同步，这种方法只能应用在某些特定场合，因为其调节范围小，只能在一个时钟周期内调节；二是在FPGA接收到ADC的采样数据后，通过FIFO进行一定深度的缓存，通过计算各个通道与参考通道的相位差，来确定FIFO中数据的移动点数，从而实现通道间的同步，这种实现方法灵活方便，不需要过多的硬件支持，只需在FPGA中进行简单的相位差计算，在多通道信号处理中得到了广泛的应用，但是该方法只能做到采样周期的整数倍的同步，而对于同步要求高的应用场合不适用。
技术实现思路
本专利技术的目的在于提供一种高精度多通道同步高速数据采集处理系统与方法。实现本专利技术目的的技术解决方案为：一种高精度多通道同步高速数据采集处理系统，包括时钟分配校准源、ADC数据采集模块和FPGA，所述FPGA包括ADC数据接收模块、FIFO数据缓存模块、分数延时滤波模块和可编程控制模块，其中：时钟分配校准源，用于将射频开关切换至校准支路或工作支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；ADC数据采集模块，对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；ADC数据接收模块，接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块；FIFO数据缓存模块，对采样数据进行缓存，FIFO数据延迟时间受可编程控制模块控制，完成采样周期整数倍的移动；可编程控制模块，根据所得的采样数据分别进行FFT运算，通过CORDIC算法提取出各通道与参考通道间的相位差后，计算各通道相对于参考通道的延时差，该延时差由采样周期的整数倍和分数倍组成；分数延时滤波器，完成采样周期分数倍的移动，最终得到各通道的数据序列即多通道同步序列。一种高精度多通道同步高速数据采集处理方法，包括以下步骤：步骤1、根据同步精度要求和分数延时滤波器的设计原理，选取分数倍采样周期步进，设计一组分数延时滤波器组，并将设计的滤波器组的系数生成映射表，存入FPGA的SDRAM中；步骤2、系统开机后，可编程控制模块将工作状态控制为训练模式，此时时钟分配校准源将射频开关切换至校准支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；步骤3、ADC数据采集模块对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；步骤4、ADC数据接收模块接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块对采样数据进行缓存；步骤5、可编程控制模块根据步骤4所得的采样数据，分别进行FFT运算，计算出I、Q数据；步骤6、根据步骤5所得的I/Q数据，通过CORDIC算法提取各通道的相位，选取第一通道作为参考通道，计算各通道与参考通道的相位差，再根据相位差计算各通道与参考通道间的延时，利用系统采样周期与延时之间的关系，求出采样周期的整数倍数和分数倍数；步骤7、根据采样周期的整数倍数，可编程控制模块控制各通道FIFO数据缓存模块的输出延时相应的点，完成整数倍的移动，得到整数倍移动后的序列；步骤8、将整数倍移动后的序列发送至分数延时滤波器，根据采样周期的分数倍数，查表获取分数延时滤波器的系数，并完成分数倍的移动；步骤9、对采样数据进行两次移动后，得到各通道的数据序列即为一个多通道同步序列，可编程控制模块控制时钟分配校准源的射频开关，切换至工作状态，开始侦收外部信号，采用以上得到的采样周期的整数倍数和分数倍数，分别对采样序列进行移动后即得到多通道同步采样数据。本专利技术与现有技术相比，其显著优点为：(1)本专利技术所使用的多通道同步高速数据采集处理的方法，同步精度高，不仅实现了采样周期的整数倍的同步，而且实现了采样周期分数倍的同步，在同步要求高的信号处理系统中，有着广泛的应用前景；(2)本专利技术所使用的多通道同步高速数据采集处理的方法，自动化程度高，适合工程中使用，通过可编程控制模块进行控制，系统开机后自动进行训练，训练结束后切换至工作状态；(3)本专利技术设计灵活，可根据多通道高速数据采集处理系统的同步精度要求，设计相应的分数延时滤波器，达到高精度同步的目的。附图说明图1是本专利技术一种高精度多通道同步高速数据采集处理系统与方法的实现框图。图2是本专利技术快行FIR分数延时滤波器的框图。图3是本专利技术N点实序列的FFT算法的流程图。图4是本专利技术种一种高精度多通道同步高速数据采集处理系统与方法的流程图。具体实施方式本专利技术高精度多通道同步高速数据采集处理系统与方法，首先根据系统同步精度要求，选取合适的采样周期分数倍延时作为步进延时，应用快行FIR滤波器设计分数延时滤波器组，生成滤波器系数存入FPGA的SDRAM中；系统开机本文档来自技高网...

【技术保护点】
1.一种高精度多通道同步高速数据采集处理系统，其特征在于，包括时钟分配校准源、ADC数据采集模块和FPGA，所述FPGA包括ADC数据接收模块、FIFO数据缓存模块、分数延时滤波模块和可编程控制模块，其中：/n时钟分配校准源，用于将射频开关切换至校准支路或工作支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；/nADC数据采集模块，对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；/nADC数据接收模块，接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块；/nFIFO数据缓存模块，对采样数据进行缓存，FIFO数据延迟时间受可编程控制模块控制，完成采样周期整数倍的移动；/n可编程控制模块，根据所得的采样数据分别进行FFT运算，通过CORDIC算法提取出各通道与参考通道间的相位差后，计算各通道相对于参考通道的延时差，该延时差由采样周期的整数倍和分数倍组成；/n分数延时滤波器，完成采样周期分数倍的移动，最终得到各通道的数据序列即多通道同步序列。/n

【技术特征摘要】
1.一种高精度多通道同步高速数据采集处理系统，其特征在于，包括时钟分配校准源、ADC数据采集模块和FPGA，所述FPGA包括ADC数据接收模块、FIFO数据缓存模块、分数延时滤波模块和可编程控制模块，其中：
时钟分配校准源，用于将射频开关切换至校准支路或工作支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；
ADC数据采集模块，对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；
ADC数据接收模块，接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块；
FIFO数据缓存模块，对采样数据进行缓存，FIFO数据延迟时间受可编程控制模块控制，完成采样周期整数倍的移动；
可编程控制模块，根据所得的采样数据分别进行FFT运算，通过CORDIC算法提取出各通道与参考通道间的相位差后，计算各通道相对于参考通道的延时差，该延时差由采样周期的整数倍和分数倍组成；
分数延时滤波器，完成采样周期分数倍的移动，最终得到各通道的数据序列即多通道同步序列。


2.根据权利要求1所述的高精度多通道同步高速数据采集处理系统，其特征在于，所述ADC数据采集模块采用高速数据串行传输协议JESD204B将采样数据发送至ADC数据接收模块。


3.根据权利要求1所述的高精度多通道同步高速数据采集处理系统，其特征在于，所述分数延时滤波器，具体如下：采用快行FIR滤波器实现分数延时滤波算法，选取为分数延时滤波器的步进，设计一组滤波器组，满足延迟时间处于之间，并将设计的滤波器组的系数生产映射表，存入FPGA的SDRAM中。


4.一种高精度多通道同步高速数据采集处理方法，其特征在于，包括以下步骤：
步骤1、根据同步精度要求和分数延时滤波器的设计原理，选取分数倍采样周期步进，设计一组分数延时滤波器组，并将设计的滤波器组的系数生成映射表，存入FPGA的SDRAM中；
步骤2、系统开机后，可编程控制模块将工作状态控制为训练模式，此时时钟分配校准源将射频开关切换至校准支路，产生多通道同步信号和同步时钟，并分配给ADC数据采集模块；
步骤3、ADC数据采集模块对多通道同步信号进行采样，得到多通道采集后的数字信号发送至FPGA的ADC数据接收模块；
步骤4、ADC数据接收模块接收ADC数据采集模块所发送的采样数据，并发送至FIFO数据缓存模块对采样数据进行缓存；
步骤5、可编程控制模块根据步骤4所得的采样数据，分别进行FFT运算，计算出I、Q数据；
步骤6、根据步骤5所得的I/Q数据，通过CORDIC算法提取各通道的相位，选取第一通道作为参考通道，计算各通道与参考通道的相位差，再根据相位差计算各通道与参考通道间的延时，利用系统采样周期与延时之间的关系，求出采样周期的整数倍数和分数倍数；
步骤7、根据采样周期的整数倍数，可编程控制模块控制各通道FIFO数据缓存模块的输出延时相应的点，完成整数倍的移动，得到整数倍移动后的序列；
步骤8、将整数倍移动后的序列发送至分数延时滤波器，根据采样周期的分数倍数，查表获取分数延时滤波器的系数，并完成分数倍的移动；
步骤9、对采样数据进行两次移动后，得到各通道的数据序列即为一个多通道同步序列，可编程控制模块控制时钟分配校准源的射频开关，切换至工作状态，开始侦收外部信号，采用以上得到的采样周期的整数倍数和分数倍数，分别对采样序列进行移动后即得到多通道同步采样数据。


5.根据权利要求4所述的高精度多通道同步高速数据采集处理方法，其特征在于，步骤1所述根据同步精度要求和分数延时滤波器的设计原理，选取分数倍采样周期步进，设计一组分数延时滤波器组，并将设计的滤波器组的系数生成映射表，存入FPGA的SDRAM中，具体如下：
采用快行FIR滤波器实现分数延时滤波算法，选取为分数延时滤波器的步进，设计一组滤波器组，满足延迟时间处于之间，并将设计的滤波...

【专利技术属性】
技术研发人员：聂慧锋，翟羽佳，黄颖，丁兆贵，张秋实，苏生，
申请(专利权)人：中国船舶重工集团公司第七二三研究所，
类型：发明
国别省市：江苏;32