【技术实现步骤摘要】
一种四路交织高速宽带采样保持电路
本专利技术涉及电子
，更具体地说，涉及一种四路交织高速宽带采样保持电路。
技术介绍
交织电路是能够在器件材料频率特性有限的条件下，提高电路工作速度的一种电路形式，多用于高速数模转换器(ADC)和直接数字合成器等需要极高的采样率或时钟频率的电路。THA电路是对输入的模拟信号按照一定采样率进行采样，然后进行保持输出的电路。在跟踪模式下，THA电路的输出跟踪输入信号，当跟踪-保持开关打开时，THA电路的输出保持恒定为保持模式。一般的THA电路或者交织THA电路大多集成于ADC或者交织ADC的前端。由于对超高速电路的速度要求越来越高，时钟交织THA技术是提高ADC电路采样率和工作速度的重要途径，交织方法使信号的采样率成倍提高，而一般交织THA电路的带宽又成为限制后级ADC系统工作速度的主要因素，因此宽带高采样率THA的设计显得尤为重要。在现有技术中，使用CMOS器件搭建的THA采样电路，一般只能工作在很小的频率范围内，带宽与采样率受到硅器件性能的限制，而其它采用SiGe...
【技术保护点】
1.一种四路交织高速宽带采样保持电路，其特征在于，所述四路交织高速宽带采样保持电路包括：四相时钟产生模块和THA模块；/n所述四相时钟产生模块包括：/n时钟信号输入缓冲单元，用于将50％占空比和预设频率的时钟信号进行缓冲放大输出；/n双发射极双电源ECL分频核心单元，用于将所述时钟信号输入缓冲单元输出的信号生成相位相差90°的I信号和Q信号；/n信号处理单元，用于对所述I信号和所述Q信号进行逻辑处理，生成第一路至第四路差分信号，四路差分信号为相位各相差90°，占空比为25％或75％的四相差分时钟信号；/n第一至第四时钟信号输出缓冲单元，用于将所述第一路至第四路四相差分时钟信...
【技术特征摘要】
1.一种四路交织高速宽带采样保持电路，其特征在于，所述四路交织高速宽带采样保持电路包括：四相时钟产生模块和THA模块；
所述四相时钟产生模块包括：
时钟信号输入缓冲单元，用于将50％占空比和预设频率的时钟信号进行缓冲放大输出；
双发射极双电源ECL分频核心单元，用于将所述时钟信号输入缓冲单元输出的信号生成相位相差90°的I信号和Q信号；
信号处理单元，用于对所述I信号和所述Q信号进行逻辑处理，生成第一路至第四路差分信号，四路差分信号为相位各相差90°，占空比为25％或75％的四相差分时钟信号；
第一至第四时钟信号输出缓冲单元，用于将所述第一路至第四路四相差分时钟信号分别进行缓冲放大输出；
所述THA模块包括：四路THA采样保持电路；
所述四路THA采样保持电路包括：第一至第四THA时钟信号输入缓冲单元，第一至第四THA采样保持核心和输出缓冲单元；
第一至第四所述THA时钟信号输入缓冲单元，用于将第一至第四所述时钟信号输出缓冲单元输出的四路四相差分时钟信号分别进行电平移位至预设电平，以及对四路四相差分时钟信号进行缓冲放大输出；
第一至第四所述THA采样保持核心和输出缓冲单元用于接收同一路模拟输入信号，并依据四路四相差分时钟信号对所述模拟输入信号进行交替采样输出。
2.根据权利要求1所述的四路交织高速宽带采样保持电路，其特征在于，所述信号处理单元包括：
第一级至第三级反相器缓冲子单元，以及第一至第四与门逻辑子单元；
所述第一级反相器缓冲子单元包括：第一路至第二路一级反相器缓冲；
所述第二级反相器缓冲子单元包括：第一路至第四路二级反相器缓冲；
所述第三级反相器缓冲子单元包括：第一路至第八路三级反相器缓冲；
其中，所述第一路一级反相器缓冲用于接收所述I信号，输出两路信号分别至所述第一路二级反相器缓冲和所述第三路二级反相器缓冲；
所述第二路一级反相器缓冲用于接收所述Q信号，输出两路信号分别至所述第二路二级反相器缓冲和所述第四路二级反相器缓冲；
所述第一路二级反相器缓冲输出两路信号分别至所述第一路三级反相器缓冲和所述第三路反相器缓冲；
所述第二路二级反相器缓冲输出两路信号分别至所述第二路三级反相器缓冲和所述第四路三级反相器缓冲；
所述第三路二级反相器缓冲输出两路信号分别至所述第五路三级反相器缓冲和所述第七路三级反相器缓冲；
所述第四路二级反相器缓冲输出两路信号分别至所述第六路三级反相器缓冲和所述第八路三级反相器缓冲；
所述第一路三级反相器缓冲和所述第二路三级反相器缓冲输出至所述第一与门逻辑子单元；
所述第三路三级反相器缓冲和所述第四路三级反相器缓冲输出至所述第二与门逻辑子单元；
所述第五路三级反相器缓冲和所述...
【专利技术属性】
技术研发人员：甄文祥，苏永波，李少军，金智，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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