一种半导体器件及其制造方法技术

本发明专利技术涉及一种半导体器件，包括：第一沟道层，其包括第一沟道区、第一栅掺杂区、和第二沟道区，其中所述第二沟道区在所述第一沟道区之上，所述第一栅掺杂区在所述第一沟道区和所述第二沟道区之间；第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一电极，其在所述第一栅掺杂区下方与所述第一异质结内的2DEG或2DHG电接触；第二电极，其在所述第一栅掺杂区上方与所述第一异质结内的2DEG或2DHG电接触；以及第三电极，其在所述第一栅掺杂区与所述第一异质结内的2DEG或2DHG电接触。本发明专利技术进一步包括一种半导体器件的制造方法。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及一种半导体器件，特别地涉及一种氮化物半导体器件。
技术介绍
III族氮化物半导体是重要的半导体材料，主要包括AlN、GaN、InN及这些材料的化合物如AlGaN、InGaN、AlInGaN等。由于具有直接带隙、宽禁带、高击穿电场强度等优点，以GaN为代表的III族氮化物半导体在发光器件、电力电子、射频器件等领域具有广阔的应用前景。与传统的Si等非极性半导体材料不同，III族氮化物半导体具有极性，即是极性半导体材料。极性半导体具有许多独特的特性。尤为重要的是，在极性半导体的表面或两种不同的极性半导体界面处存在固定极化电荷。这些固定极化电荷的存在可吸引可移动的电子或空穴载流子，从而形成二维电子气2DEG或二维空穴气2DHG。这些二维电子气2DEG或二维空穴气2DHG的产生不需要附加电场，也不依赖于半导体内的掺杂效应，是自发产生的。极性半导体界面处的二维电子气或二维空穴气可以具有较高的面电荷密度。同时，由于不需要掺杂，二维电子气或二维空穴气受到的离子散射等作用也大大减少，因此具有较高的迁移率。较高的面电荷密度和迁移率使得这种界面处自发产生的二维电子或空穴气体具有良好的导通能力和很高的响应速度。结合氮化物半导体本身固有的高击穿电场强度等优点，这种二维电子气或二维空穴气可被用于制作高迁移率晶体管,在高能量、高电压或高频率的应用中性能显著优于传统的Si或GaAs器件。然而，现有的结构却存在较多缺陷，严重制约了其应用范围。
技术实现思路
针对现有技术中存在的技术问题，本专利技术提出了一种半导体器件，包括：附图说明下面，将结合附图对本专利技术的优选实施方式进行进一步详细的说明，其中：图1A是根据本专利技术一个实施例的单通道HEMT截面结构示意图；图1B是根据本专利技术一个实施例的具有体电极和互补沟道器件导通状态电场结构示意图；图1C是根据本专利技术一个实施例的具有体电极和互补沟道器件互补沟道截止状态电场结构示意图；图2是根据本专利技术一个实施例的双通道HEMT截面结构示意图；图3是根据本专利技术一个实施例的单通道HHMT截面结构示意图；图4是根据本专利技术一个实施例的双通道HHMT截面结构示意图；图5A-图5Z为根据本专利技术一个实施例的双通道HEMT的制备方法流程示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。本专利技术提出了一种半导体器件。在一些实施例中，该半导体器件可以在异质衬底上形成。例如通过成核层作为中介，不但可以避免使用昂贵的同质衬底，同时可以将垂直的异质结与异质衬底之间的距离增加，从而提高半导体器件的耐压能力。进一步地，在一些实施例中，异质衬底可以被除去，以进一步提高半导体器件的性能。异质衬底为GaN本征半导体之外的衬底，包括但不限于硅Si衬底、蓝宝石(Al2O3)、碳化硅SiC衬底。本申请中，所涉及载流子为电子或空穴。涉及掺杂类型为N型或P型，导电多子也为电子或空穴。因此，在描述上将载流子与掺杂多子相同或相反的情况，描述为载流子类型与掺杂类型相同或相反是本领域技术人员能够理解的。另外，本申请中有关电接触的描述，既包括直接或间接的电连接关系，也包括电学相互作用关系。本申请中所述P型掺杂一般是在氮化物半导体中掺杂Mg、Zn等元素，所述N型掺杂是在氮化物半导体中掺杂Si、O、Se、Ge等元素。本专利技术所提出的半导体器件可以是肖特基二极管、HEMT、HHMT或者其他半导体器件。以下以HEMT为例进行说明。本领域技术人员应当理解，对于肖特基二极管也可以采用类似的方式实现。图1A是根据本专利技术一个实施例的单通道HEMT的截面结构示意图。如图所示，HEMT100包括：第一沟道层103和第一势垒层104A。在第一沟道层103与第一势垒层104A之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG105A。在一些实施例中，第一沟道层103包括：第一沟道区132、第一栅掺杂区134和第二沟道区135。第一沟道区132，其是一种以氮化物半导体(例如GaN)为基的N型掺杂区。其通常为低掺杂或非(故意)掺杂，掺杂浓度为<1E17/cm3。第一沟道区132的低掺杂或非掺杂可以降低器件整体掺杂引起的沟道载流子迁移率降低现象。第一栅掺杂区134设置在第一沟道区132上方。第一栅掺杂区134是一种以氮化物半导体(例如GaN)为基的P型掺杂区。第一栅掺杂区134内多子类型与器件载流子类型相反。第一栅掺杂区的掺杂浓度使得第一栅掺杂区134可以耗尽HEMT100中的二维载流子(即2DEG)，实现器件在非工作状态(不施加电压)下的常关状态。一般的，第一栅掺杂区134的掺杂浓度为1E18-1E20/cm3。在一些实施例中，第一栅掺杂区134的不同掺杂浓度使得HEMT100具有不同的阈值电压。所以，第一栅掺杂区134的掺杂浓度同样具有调制器件阈值电压的作用。第二沟道区135设置在第一栅掺杂区134上方。第二沟道区135是一种以氮化物半导体(例如GaN)为基的N型掺杂区。第二沟道区135通常为低掺杂或非(故意)掺杂，以降低掺杂引起的沟道载流子迁移率降低现象。第一沟道区132、第一栅掺杂区134、第二沟道区135都是第一沟道层103的组成部分，并且各个区都是以相同或禁带宽度相近的氮化物半导体为基础形成的。因此，第一沟道层103作为沟道层整体的禁带宽度是统一的。在一些实施例中，第一沟道层103还包括其他以相同或禁带宽度相近的氮化物半导体为基础形成的区域。进一步地，由于各个区具有相同或相近的禁带宽度，各个区之间的过渡部分电学特性相对稳定，对器件整体性能并无不良影响。在一些实施例中，第一沟道层103是由沟槽限定。在形成第一沟道层103之前，先形成一个沟槽。该沟槽的高度和宽度等量度与希望的第一沟道层的高度和宽度等量度相同或接近。然后，在该沟槽中外延生长形成第一沟道层103。以这样方式形成的第一沟道层103可以具有更大的高宽比，而且外延生长的条件和沟道层的形态也更容易控制。如图所示，第一势垒层104A设置在第一沟道层103右侧。在第一沟道层103与第一势垒层104A之间形成具有垂直界面的第一异质结，在所述第一异质结内形成了垂直的2DEG105A。这里本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一沟道层，其包括第一沟道区、第一栅掺杂区、和第二沟道区，其中所述第二沟道区在所述第一沟道区之上，所述第一栅掺杂区在所述第一沟道区和所述第二沟道区之间；/n第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；/n第一电极，其在所述第一栅掺杂区下方与所述第一异质结内的2DEG或2DHG电接触；/n第二电极，其在所述第一栅掺杂区上方与所述第一异质结内的2DEG或2DHG电接触；以及/n第三电极，其在所述第一栅掺杂区与所述第一异质结内的2DEG或2DHG电接触。/n

【技术特征摘要】
20200117 CN 20201005604561.一种半导体器件，包括：
第一沟道层，其包括第一沟道区、第一栅掺杂区、和第二沟道区，其中所述第二沟道区在所述第一沟道区之上，所述第一栅掺杂区在所述第一沟道区和所述第二沟道区之间；
第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
第一电极，其在所述第一栅掺杂区下方与所述第一异质结内的2DEG或2DHG电接触；
第二电极，其在所述第一栅掺杂区上方与所述第一异质结内的2DEG或2DHG电接触；以及
第三电极，其在所述第一栅掺杂区与所述第一异质结内的2DEG或2DHG电接触。


2.如权利要求1所述的半导体器件，其中所述第一栅掺杂区的掺杂类型与所述第一异质结内的二维载流子类型相反。


3.如权利要求1所述的半导体器件，其中所述第一栅掺杂区耗尽所述第一异质结内的二维载流子。


4.如权利要求1所述的半导体器件，其中所述第一沟道层包括第一电场调制掺杂区，其中所述第一电场调制掺杂区与所述第一栅掺杂区电连接。


5.如权利要求4所述的半导体器件，其中所述第一电场调制掺杂区位于所述第三电极附近。


6.如权利要求4所述的半导体器件，其中所述第一电场调制掺杂区位于所述第一电极与第三电极之间。


7.如权利要求1所述的半导体器件，其中所述第一沟道层的所述第一沟道区为低掺杂或非故意掺杂。


8.如权利要求1所述的半导体器件，其中所述第二沟道层的所述第一沟道区为低掺杂或非故意掺杂。


9.如权利要求1所述的半导体器件，其中所述第一沟道层包括与第一电极相邻的第一欧姆接触掺杂区。


10.如权利要求1所述的半导体器件，其中所述第一沟道层包括与第二电极相邻的第二欧姆接触掺杂区。


11.如权利要求1所述的半导体器件，进一步包括第二势垒层，其中在第一沟道层与第二势垒层之间形成具有垂直界面的第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG。


12.如权利要求11所述的半导体器件，进一步包括第四电极，其与所述第一栅掺杂区电接触。


13.如权利要求12所述的半导体器件，其中第四电极单独控制或者与所述第一电极电连接。


14.如权利要求12所述的半导体器件，其中所述第二势垒层位于所述第四电极的下方。


15.如权利要求1所述的半导体器件，进一步包括第一成核层，其中所述第一沟道层从所述第一成核层外延生长。


16.如权利要求15所述的半导体器件，其中所述第一沟道层在所述第一成核层上方。


17.如权利要求15所述的半导体器件，其中所述第一成核层是经掺杂的。


18.如权利要求15所述的半导体器件，其中所述第一成核层从衬底的第一垂直界面外延生长。


19.如权利要求1所述的半导体器件，其中所述第一沟道层由沟槽限定。


20.如权利要求1所述的半导体器件，其中所述第一电极与所述第一异质结下方的第一外部电压连接；其中所述第二电极与所述第一异质结上方的第二外部电压连接。


21.如权利要求1所述的半导体器件，进一步包括：
第二沟道层，其包括第三沟道区、第二栅掺杂区、和第四沟道区，其中所述第四沟道区在所述第三沟道区之上，所述第二栅掺杂区在所述第三沟道区和所述第四沟道区之间；
第三势垒层，其中在第二沟道层与第三势垒层之间形成具有垂直界面的第第三异质结，在所述第三异质结内形成垂直的2DEG或2DHG；
第五电极，其在所述第二栅掺杂区下方与所述第三异质结内的2DEG或2DHG电接触；以及
第六电极，其在所述第二栅掺杂区上方与所述第三异质结内的2DEG或2DHG电接触；
其中，所述第三电极在所述第二栅掺杂区与所述第三异质结内的2DEG或2DHG电接触。


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【专利技术属性】
技术研发人员：黎子兰，张树昕，
申请(专利权)人：广东致能科技有限公司，
类型：发明
国别省市：广东;44