一种优化的数字无线通信芯片系统技术方案

本发明专利技术涉及数字无线通信芯片领域，具体是一种优化的数字无线通信芯片系统。包括射频控制器以及与其连接的EEPROM、数据缓存FIFO、SPI接口、IO控制器、RSSI检测器、IQ解调器、LNA、混频器、PA、PLL、VCO和QFN16封装。所述SPI接口是逻辑主SPI接口，通过CSB，FCSB,SCLK,SDIO四线连接到射频控制器；所述IO控制器包括逻辑输入和输出电路，与芯片封装引脚GPIO1,GPIO2,GPIO3相连；所述RSSI检测器与所述射频控制器连接，所述IQ解调器通过IPC通道与所述射频控制器相连，所述LNA直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述LNA和所述VCO，所述PA连接天线输出端和VCO。本发明专利技术极大简化了芯片应用的布板布线规则。

【技术实现步骤摘要】
一种优化的数字无线通信芯片系统
本专利技术涉及数字无线通信芯片领域，具体是一种优化的数字无线通信芯片系统。
技术介绍
目前已有的数字通信芯片是一种高度集成化和智能化的集成电路，数字通信芯片在现代社会的各种智能家居产品，工业安全产品，航天航空，军事设施，警用设备当中广泛使用的关键性器件，是社会现代化的前提和基础。在市面上的数字无线通信芯片产品繁多，产家各异，产品差异化很大，但普遍存在应用门槛问题。不管是国外大厂还是国产芯片，在设计时都需要考虑布板走线，以尽量避免串扰及不必要的电磁辐射。大多数厂商设计芯片时一般是考虑内部结构的优化，而忽略了应用测的一些实际困难。然而，归根揭底，应用设计是根据芯片引脚定义来排版和布线的，并且外围要求很苛刻才能达到设计目的。所以现存这些技术方案的缺点是：设计、优化、封装只考虑芯片内部一侧。虽然芯片性能得到提升，但由于外围一侧的布板布线要求过高，外围器件增多等因素，影响到系统的功能发挥，并造成成本上的增加。
技术实现思路
为了克服现有数字无线通信芯片应用门槛高、布板走线考究、构建稳定的无线通信系统算法复杂、难度大等缺陷，极大影响到数字无线通信芯片性能的发挥，本专利技术的目的是提供一种改进的数字无线通信芯片系统，可以克服现有技术的缺陷。本专利技术解决其技术问题所采用的技术方案是：一种优化的数字无线通信芯片系统，包括射频控制器以及与其连接的EEPROM、数据缓存FIFO、SPI接口、IO控制器、RSSI检测器、IQ解调器、LNA、混频器、PA、PLL、VCO和QFN16封装。所述SPI接口是逻辑主SPI接口，通过CSB，FCSB,SCLK,SDIO四线连接到射频控制器；所述IO控制器包括逻辑输入和输出电路，与芯片封装引脚GPIO1,GPIO2,GPIO3相连；所述RSSI检测器与所述射频控制器连接，所述IQ解调器通过IPC通道与所述射频控制器相连，所述LNA直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述LNA和所述VCO，所述PA连接天线输出端和VCO，所述PLL是一片数字锁相环附带环路滤波器，所述QFN16封装包括芯片封装管脚1为RF信号输入P与所述LNA相连，芯片封装管脚2为RF信号输入N与所述LNA相连，芯片封装管脚3为PA输出与所述PA相连，芯片封装管脚4为模拟VDD，芯片封装管脚5为模拟GND，芯片封装管脚6为数字GND，芯片封装管脚7为数字VDD，芯片封装管脚8为GPIO3，芯片封装管脚9为SPI的时钟，芯片封装管脚10为SPI接口的数据输入输出，芯片封装管脚11为SPI访问寄存器片选，芯片封装管脚12为SPI访问FIFO的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为GPIO2，芯片封装管脚16为GPIO1，芯片封装衬底为模拟GND，定义为管脚17。所述的封装引脚1（RFIP）、2（RFIN）、3(PA)、4(AVDD)顺序依次放置在QFN16封装片的左侧。所述的封装引脚5（AGND）、6（DGND）、7(DVDD)、8(GPIO3)顺序依次放置在QFN16封装片的下侧。所述的封装引脚9（SCLK）、10（SDIO）、11(CSB)、12(FCSB)顺序依次放置在QFN16封装片的右侧。所述的封装引脚13（XI）、14（XO）、15(GPIO2)、16(GPIO1)顺序依次放置在QFN16封装片的上侧。所述的的封装引脚17（GND）放置在芯片的底部。上述方案中，所述射频控制器采用一片FPGA，所述EEPROM是一片8*128bit的掉电保存和电擦写存储器阵列，所述数据缓存FIFO是一片8*64bits的RAM。上述技术方案所述的射频控制器可以是由一片FPGA及其连接于外围的晶体振荡器、电容、电阻和内置固件构成。上述技术方案所述的VCO电路可以是由对应连接的三极管、变容二极管、电阻、电感、电容构成。上述技术方案所述的PLL可以是由数字PLL模块、电容、电阻构成。本专利技术的有益效果：一是通过巧妙的模块放置和按类型和距离精心安排的封装脚位分布，极大简化了芯片应用的布板布线规则，使设计和应用更加智能化、灵活化并有效降低设计门槛；二是在芯片系统封装的内部，采用模组隔离措施，有效提供了射频性能，造价较低；三是芯片系统内置FPGAIQ解调器，能克服模拟技术IQ解调产生的幅度不平衡、相位不平衡、直流偏移等缺陷，而且FPGAIQ解调器稳定性较高。以下结合附图和实施例对本专利技术作进一步说明。附图说明图1是本专利技术一种实施例的方框示意图。图2是本专利技术另一种实施例的方框示意图。图3是图1或图2的封装俯视示意图。图4是图1或图2的封装侧视示意图。图5是图1或图2的封装仰视示意图。具体实施方式参照图1，本数字无线通信芯片系统，包括射频控制器以及与其连接的EEPROM、数据缓存FIFO、SPI接口、IO控制器、RSSI检测器、IQ解调器、LNA、混频器、PA、PLL、VCO、QFN16封装。所述射频控制器采用一片FPGA，所述EEPROM是一片8*128bit的掉电保存和电擦写存储器阵列，所述数据缓存FIFO是一片8*64bits的RAM，所述SPI接口是逻辑主SPI接口，通过CSB，FCSB,SCLK,SDIO四线连接到射频控制器，CSB，FCSB,SCLK,SDIO四线走线没有特殊工艺处理，连线只是起到连接作用；所述IO控制器包括逻辑输入和输出电路，与芯片封装引脚GPIO1,GPIO2,GPIO3相连；所述RSSI检测器与所述射频控制器连接，所述IQ解调器通过IPC通道与所述射频控制器相连，所述LNA直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述LNA和所述VCO，所述PA连接天线输出端和VCO，所述PLL是一片数字锁相环附带环路滤波器，所述QFN16封装包括芯片封装管脚1为RF信号输入P与所述LNA相连，芯片封装管脚2为RF信号输入N与所述LNA相连，芯片封装管脚3为PA输出即与所述PA相连，芯片封装管脚4为模拟VDD，芯片封装管脚5为模拟GND，芯片封装管脚6为数字GND，芯片封装管脚7为数字VDD，芯片封装管脚8为GPIO3，芯片封装管脚9为SPI的时钟，芯片封装管脚10为SPI接口的数据输入输出，芯片封装管脚11为SPI访问寄存器片选，芯片封装管脚12为SPI访问FIFO的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为GPIO2，芯片封装管脚16为GPIO1，芯片封装衬底为模拟GND，定义为管脚17。所述的封装引脚1（RFIP）、2（RFIN）、3(PA)、4(AVDD)顺序依次放置在QFN16封装片的左侧。所述的封装引脚5（AGND）、6（DGND）、7(DVDD)、8(GPIO3)顺序依次放置在QFN16封装片的下侧。所述的封装引脚9（SCLK）、10（SDIO）、11(CSB)、本文档来自技高网...

【技术保护点】
1.一种优化的数字无线通信芯片系统，其特征在于，包括射频控制器以及与其连接的EEPROM、数据缓存FIFO、SPI接口、IO控制器、RSSI检测器、IQ解调器、LNA、混频器、PA、PLL、VCO和QFN16封装；/n所述SPI接口是逻辑主SPI接口，通过CSB，FCSB,SCLK,SDIO四线连接到射频控制器；所述IO控制器包括逻辑输入和输出电路，与芯片封装引脚GPIO1,GPIO2,GPIO3相连；所述RSSI检测器与所述射频控制器连接，所述IQ解调器通过IPC通道与所述射频控制器相连，所述LNA直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述LNA和所述VCO，所述PA连接天线输出端和VCO，所述PLL是一片数字锁相环附带环路滤波器，所述QFN16封装包括芯片封装管脚1为RF信号输入P与所述LNA相连，芯片封装管脚2为RF信号输入N与所述LNA相连，芯片封装管脚3为PA输出与所述PA相连，芯片封装管脚4为模拟VDD，芯片封装管脚5为模拟GND，芯片封装管脚6为数字GND，芯片封装管脚7为数字VDD，芯片封装管脚8为GPIO3，芯片封装管脚9为SPI的时钟，芯片封装管脚10为SPI接口的数据输入输出，芯片封装管脚11为SPI访问寄存器片选，芯片封装管脚12为SPI访问FIFO的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为GPIO2，芯片封装管脚16为GPIO1，芯片封装衬底为模拟GND，定义为管脚17；/n所述的封装引脚1（RFIP）、2（RFIN）、3(PA)、4(AVDD)顺序依次放置在QFN16封装片的左侧；/n所述的封装引脚5（AGND）、6（DGND）、7(DVDD)、8(GPIO3)顺序依次放置在QFN16封装片的下侧；/n所述的封装引脚9（SCLK）、10（SDIO）、11(CSB)、12(FCSB)顺序依次放置在QFN16封装片的右侧；/n所述的封装引脚13（XI）、14（XO）、15(GPIO2)、16(GPIO1)顺序依次放置在QFN16封装片的上侧；/n所述的的封装引脚17（GND）放置在芯片的底部。/n...

【技术特征摘要】
1.一种优化的数字无线通信芯片系统，其特征在于，包括射频控制器以及与其连接的EEPROM、数据缓存FIFO、SPI接口、IO控制器、RSSI检测器、IQ解调器、LNA、混频器、PA、PLL、VCO和QFN16封装；
所述SPI接口是逻辑主SPI接口，通过CSB，FCSB,SCLK,SDIO四线连接到射频控制器；所述IO控制器包括逻辑输入和输出电路，与芯片封装引脚GPIO1,GPIO2,GPIO3相连；所述RSSI检测器与所述射频控制器连接，所述IQ解调器通过IPC通道与所述射频控制器相连，所述LNA直接连接到天线输入端，所述混频器通过芯片内部屏蔽线路连接所述LNA和所述VCO，所述PA连接天线输出端和VCO，所述PLL是一片数字锁相环附带环路滤波器，所述QFN16封装包括芯片封装管脚1为RF信号输入P与所述LNA相连，芯片封装管脚2为RF信号输入N与所述LNA相连，芯片封装管脚3为PA输出与所述PA相连，芯片封装管脚4为模拟VDD，芯片封装管脚5为模拟GND，芯片封装管脚6为数字GND，芯片封装管脚7为数字VDD，芯片封装管脚8为GPIO3，芯片封装管脚9为SPI的时钟，芯片封装管脚10为SPI接口的数据输入输出，芯片封装管脚11为SPI访问寄存器片选，芯片封装管脚12为SPI访问FIFO的片选，芯片封装管脚13为晶体电路输入，芯片封装管脚14为晶体电路输出，芯片封装管脚15为GPIO2，芯片封装管脚16为GPIO1，芯片封装衬底为模拟GND，定义为管脚17；
所述的封装引脚1（RFIP）、2（RFIN）、3(PA)、4(AVDD)顺序依次放置在QFN16封装片的左侧；
所述的封装引脚5（AGND）、6（DGND）、7(DVDD)、8(GPIO3)顺序依次放置在QFN16封装片的下侧；
所述的封装引脚9（SCLK）、10（SDIO）、11(CSB)、12(FCSB)顺序依次放置在QFN16封装片的右侧；
所述的封装引脚13（XI）、14（XO）、15(GPIO2)、16(GPIO1)顺序依次放置在QFN16封装片的上侧；
所述的的封装引脚17（GND）放置在芯片的底部。...

【专利技术属性】
技术研发人员：汪银心，王鹏，
申请(专利权)人：武汉工控仪器仪表有限公司，
类型：发明
国别省市：湖北;42