三维半导体存储器装置制造方法及图纸

一种三维半导体存储器装置包括：第一衬底上的外围电路结构；外围电路结构上的第二衬底；第二衬底上的电极结构，电极结构包括堆叠的电极；以及垂直沟道结构，其贯穿电极结构。外围电路结构包括第二衬底下方的伪互连结构。伪互连结构包括堆叠的伪互连线以及将最上面的一条伪互连线的顶表面连接至第二衬底的底表面的伪过孔。面的伪过孔。面的伪过孔。

【技术实现步骤摘要】
三维半导体存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求于2020年1月15日在韩国知识产权局提交的韩国专利申请No.10
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2020
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0005384的优先权，该申请的公开通过引用其全部并入本文中。


[0003]本专利技术构思的示例实施例涉及一种半导体装置，并且更具体地说，涉及一种具有改进的电特性的三维(3D)半导体存储器装置。

技术介绍

[0004]已将半导体装置更加高度地集成，以提供改进的性能和/或更低的制造成本。半导体装置的集成密度直接影响了半导体装置的成本，从而导致对更加高度集成的半导体装置的需求。主要可以通过单位存储器单元所占面积来确定通常的二维(2D)或平面半导体装置的集成密度。因此，通常的2D半导体装置的集成密度会受形成更细小的图案的技术的影响。然而，由于需要更高价格的设备来形成更细小的图案，因此2D半导体装置的集成密度持续增大，但是仍然有限。因此，开发了三维(3D)半导体存储器装置以克服以上限制。3D半导体存储器装置可包括三维地排列的存储器单元。
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【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器装置，包括：外围电路结构，其位于第一衬底上；第二衬底，其位于所述外围电路结构上；电极结构，其包括堆叠在所述第二衬底上的多个电极；以及垂直沟道结构，其贯穿所述电极结构，其中，所述外围电路结构包括所述第二衬底下方的伪互连结构，并且其中，所述伪互连结构包括：至少一条伪互连线；以及多个伪过孔，其将所述至少一条伪互连线的顶表面连接至所述第二衬底的底表面。2.根据权利要求1所述的三维半导体存储器装置，其中，所述至少一条伪互连线包括彼此邻近的第一伪互连线和第二伪互连线，并且其中，所述第一伪互连线和所述第二伪互连线通过它们之间的第一层间绝缘层彼此间隔开。3.根据权利要求1所述的三维半导体存储器装置，其中，所述外围电路结构还包括构成外围逻辑电路的外围晶体管，并且其中，所述伪互连结构不连接至所述外围晶体管。4.根据权利要求1所述的三维半导体存储器装置，还包括：切割孔，其贯穿所述第二衬底，所述切割孔在一个方向上延伸并且限定所述第二衬底的内侧壁；以及第一导电间隔件，其位于所述内侧壁上。5.根据权利要求4所述的三维半导体存储器装置，其中，所述电极结构还包括所述切割孔上的模制结构，所述三维半导体存储器装置还包括穿通接触件，所述穿通接触件贯穿所述模制结构以连接至所述外围电路结构。6.根据权利要求1所述的三维半导体存储器装置，其中，所述第二衬底包括下半导体层以及所述下半导体层上的源半导体层，并且其中，所述垂直沟道结构连接至所述源半导体层。7.根据权利要求6所述的三维半导体存储器装置，还包括在贯穿所述下半导体层的孔中的导电图案，其中，所述导电图案的顶表面与所述下半导体层的顶表面共面，并且其中，所述导电图案包括金属。8.根据权利要求1所述的三维半导体存储器装置，其中，所述电极结构的所述多个电极和贯穿所述多个电极的所述垂直沟道结构构成三维地排列的存储器单元。9.根据权利要求1所述的三维半导体存储器装置，其中，所述第二衬底具有单元阵列区、连接区和源极连接区，其中，所述连接区位于所述单元阵列区与所述源极连接区之间，其中，所述垂直沟道结构位于所述单元阵列区上，并且其中，所述电极结构具有所述连接区上的台阶结构。10.根据权利要求9所述的三维半导体存储器装置，还包括：
第二层间绝缘层，其覆盖所述电极结构；公共源极接触件，其贯穿所述第二层间绝缘层，以连接至所述源极连接区；穿通接触件，其贯穿所述第二层间绝缘层，以连接至所述源极连接区下方的所述外围电路结构；以及上互连线，其位于所述第二层间绝缘层上，以将所述公共源极接触件与所述穿通接触件连接。11.根据权利要求10所述的三维半导体存储器装置，还包括：第二导电间隔件，其位于所述第二衬底的一个侧壁上，其中，所述源极连接区邻近于所述第二衬底的所述一个侧壁，并且其中，所述穿通接触件与所述第二导电间隔件接触。12.一种三维半导体存储器装置，包括：外围电路结构，其位于第一衬底上；第二衬底，其位于所述外围电路结构上；电极结构，其包括堆叠在所述第二衬底上的多个电极；以及垂直沟道结构，其贯穿所述电极结构，其中，所述外围电路结构包括所述第二衬底下方的伪互连...

【专利技术属性】
技术研发人员：金志荣，梁宇成，高木世济，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：