功率器件结构及制作方法技术

本发明专利技术提供了一种功率器件结构及制作方法，应用于沟槽栅IGBT，包括：第一导电类型的基层；第二导电类型的基极区，基极区位于基层的上方；第一导电类型和第二导电类型相反；第一导电类型的源区，源区位于基极区的上方；沟槽贯穿源区和基极区，并向下延伸入基层；沟槽分沟槽上部和沟槽下部，沟槽下部位于所述基层中；沟槽下部设有介质层和与发射极相连的下多晶硅层，沟槽上部设有栅极氧化层和与栅极相连的上多晶硅层，两个多晶硅层通过氧化层隔离。本发明专利技术通过更宽的沟槽底部、使用高K介质层材料、与发射极相连的多晶硅，实现耐压能力更高、可靠性更强、饱和压降更低的沟槽栅IGBT。饱和压降更低的沟槽栅IGBT。饱和压降更低的沟槽栅IGBT。

【技术实现步骤摘要】
功率器件结构及制作方法


[0001]本专利技术涉及半导体功率器件领域，尤指一种功率器件结构及制作方法。

技术介绍

[0002]IGBT(Insu1ated Gate Bipo1ar Transistor，绝缘栅双极型晶体管)是一种常见的功率型器件。IGBT是一种垂直结构器件，可分为平面栅结构和沟槽栅结构。
[0003]与平面栅IGBT相比，沟槽栅IGBT的垂直结构省去了在硅表面上制作导电沟道的面积，更有利于设计紧凑的元胞，所以同等芯片面积上可以制作更多的IGBT元胞，从而提高了电流密度。因此，沟槽栅IGBT应用越来越广泛。
[0004]图3为常见沟槽栅IGBT的结构示意图。在图3所示例子中，该IGBT包括包括在P+型集电极区层12的上表面依次形成的一个N+缓冲层11、一个N
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基层1、一个P型的基极区6和一个N+型的源区7。此外，一个P+型的基极区8选择性地形成于P型的基极区6上表面的某个区域。
[0005]该IGBT器件还包括沟槽2，该沟槽从N+型的源区7的上表面，穿过N+型的源区7和P型的基极区6，向下延伸入N
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基层1。沟槽2的内部设有栅极氧化层5和栅极电极(图中未示出)。
[0006]该IGBT器件还包括集电极13，该集电极形成于P+型集电极区层12的下表面；还包括与源区7电接触的发射极10，在源区7和沟槽2之上的绝缘层9，绝缘层9将发射极10与栅极电极之间电学绝缘。
[0007]但对于沟槽栅IGBT，电场很容易集中在沟槽底部，所以对沟槽底部倒角的圆滑以及栅极氧化层要求较高，否则会影响器件的耐压能力以及可靠性；另外，图3所示IGBT的饱和压降和米勒电容也值得进一步改进。

技术实现思路

[0008]本专利技术的目的之一是为了克服现有技术中存在的至少一种不足，提供一种功率器件结构及制作方法。
[0009]本专利技术提供的技术方案如下：
[0010]一种功率器件结构，应用于沟槽栅IGBT，包括：第一导电类型的基层；第二导电类型的基极区，所述基极区位于所述基层的上方；所述第一导电类型和所述第二导电类型相反；第一导电类型的源区，所述源区位于所述基极区的上方；沟槽，所述沟槽贯穿所述源区和所述基极区，并向下延伸入所述基层；所述沟槽分沟槽上部和沟槽下部，所述沟槽下部位于所述基层中；所述沟槽下部设有介质层和与发射极相连的下多晶硅层，所述沟槽上部设有栅极氧化层和与栅极相连的上多晶硅层，两个多晶硅层通过氧化层隔离。
[0011]进一步地，所述沟槽下部的介质层为高K介质层。
[0012]进一步地，所述沟槽下部的底部宽度大于所述沟槽上部的宽度。
[0013]进一步地，所述沟槽下部的底部的纵切面的形状为椭圆形或近似椭圆形。
[0014]进一步地，还包括第一导电类型的缓冲层和第二导电类型的集电极区层，所述缓冲层位于所述基层的下方和所述集电极区层的上方。
[0015]本专利技术还提供一种功率器件的制作方法，应用于沟槽栅IGBT，包括：在第一导电类型的基层衬底上形成沟槽，所述沟槽分成沟槽上部和沟槽下部，所述沟槽下部位于所述基层中；形成覆盖所述沟槽下部的内表面的介质层和与发射极相连的下多晶硅层；形成覆盖所述沟槽上部的内表面的栅极氧化层和与栅极相连的上多晶硅层；所述上多晶硅层和所述下多晶硅层中间有氧化层；在沟槽两侧的半导体衬底中形成第二导电类型的基极区，在所述基极区内形成第一导电类型的源区；所述第一导电类型和所述第二导电类型相反。
[0016]进一步地，所述沟槽下部的介质层为高K介质层。
[0017]进一步地，所述沟槽下部的底部宽度大于所述沟槽上部的宽度。
[0018]进一步地，所述沟槽下部的底部的纵切面的形状为椭圆形或近似椭圆形。
[0019]进一步地，还包括：在衬底背面形成第一导电类型的缓冲层和第二导电类型的集电极区层，所述缓冲层位于所述基层的下方和所述集电极区层的上方。
[0020]通过本专利技术提供的一种功率器件结构及制作方法，至少能够带来以下有益效果：
[0021]1、本专利技术通过更宽的沟槽底部、高K的介质层材料提升了IGBT器件的耐压能力与可靠性。
[0022]2、本专利技术通过更宽的沟槽底部结构降低了IGBT器件的饱和压降。
[0023]3、本专利技术通过将沟槽中填充的多晶硅分隔成上多晶硅层和下多晶硅层，上多晶硅层和栅极相连，下多晶硅层和发射极相连，降低了器件的米勒电容；还通过调节沟槽下部的介质层的厚度以及介电常数可进一步有效控制器件的输出电容，从而控制器件的关断速度。
附图说明
[0024]下面将以明确易懂的方式，结合附图说明优选实施方式，对一种功率器件结构及制作方法的上述特性、技术特征、优点及其实现方式予以进一步说明。
[0025]图1是本专利技术的一种沟槽栅IGBT的一个实施例的结构示意图；
[0026]图2是本专利技术的一种沟槽栅IGBT的制作方法的一个实施例的流程图；
[0027]图3是一种常见沟槽栅IGBT的结构示意图。
具体实施方式
[0028]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对照附图说明本专利技术的具体实施方式。显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
[0029]为使图面简洁，各图中只示意性地表示出了与本专利技术相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘制了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
[0030]需要说明的是，本文中第一导电类型和第二导电类型泛指P型或N型，比如第一导
电类型是P型，低掺杂P
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型，高掺杂P+型其中之一；第二导电类型是N型，低掺杂N
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型，高掺杂N+型其中之一。或者相反地，第一导电类型是N型，低掺杂N
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型，高掺杂N+型其中之一；第二导电类型是P型，低掺杂P
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型，高掺杂P+型其中之一。
[0031]本专利技术不仅适用于N沟道的沟槽栅IGBT结构，也适用于P沟道的沟槽栅IGBT结构，仅需将N型和P型材料的导电类型进行互换。
[0032]本专利技术的较佳实施例详细描述如下，在该实施例中以N沟道的沟槽栅IGBT为例对本专利技术的沟槽栅IGBT的结构及其制作方法进行说明。
[0033]本专利技术的另一个实施例，如图1所示，一种沟槽栅IGBT，包括：
[0034]第一导电类型的基层1、沟槽2，第一导电类型的源区7和第二导电类型的基极区。
[0035]基极区位于基层1的上方，源区7位于基极区的上方。
[0036]图1中，第一导电类型为N型，第二导电类型为P型。基层1为N
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【技术保护点】

【技术特征摘要】
1.一种功率器件结构，其特征在于，应用于沟槽栅IGBT，包括：第一导电类型的基层；第二导电类型的基极区，所述基极区位于所述基层的上方；所述第一导电类型和所述第二导电类型相反；第一导电类型的源区，所述源区位于所述基极区的上方；沟槽，所述沟槽贯穿所述源区和所述基极区，并向下延伸入所述基层；所述沟槽分沟槽上部和沟槽下部，所述沟槽下部位于所述基层中；所述沟槽下部设有介质层和与发射极相连的下多晶硅层，所述沟槽上部设有栅极氧化层和与栅极相连的上多晶硅层，两个多晶硅层通过氧化层隔离。2.根据权利要求1所述的功率器件结构，其特征在于：所述沟槽下部的介质层为高K介质层。3.根据权利要求1所述的功率器件结构，其特征在于：所述沟槽下部的底部宽度大于所述沟槽上部的宽度。4.根据权利要求1所述的功率器件结构，其特征在于：所述沟槽下部的底部的纵切面的形状为椭圆形或近似椭圆形。5.根据权利要求1所述的功率器件结构，其特征在于，还包括第一导电类型的缓冲层和第二导电类型的集电极区层，所述缓冲层位于所述基层的下方和所述集电极区层的上方。6....

【专利技术属性】
技术研发人员：程炜涛，姚阳，
申请(专利权)人：上海埃积半导体有限公司，
类型：发明
国别省市：